Egenskaber for ROM/RAM

Transkript

1 Egenskaber for ROM/RAM Preben Holm En ROM-kreds kan lagre nogle data, men disse data kan ikke ændres. Man siger at kredsen har n input og b output. Input s er kaldet adresse ben (f.eks....a5) og output s er kaldet data ben (f.eks. D...D5). Desuden er kredsen udstyret med en chip select funktion og en output enable funktion. Man kan læse når både chip select og output enable er enabled. n b ROM A D address inputs A D data outputs An An Db Figur - (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) Mange gange bruges ROM-kredsen ikke til at lagre en mængde data, som skal læses fra en microprocessor, men derimod som en logisk funktion. Det er f.eks. en billig, effektiv og simpel måde at lave en dekoder på. Man sparer meget logik, som ellers ville have været meget dyr at lave (eller i hvert fald dyrere). Addere og multipliers er også applikationer, som er meget simple at lave med en ROM-kreds. "!# $&%('*),+.-/435-4/ De fleste ROM kredse er opbygget vha. dioder eller transistorer, som ved hhv. tilstedeværelse kontra ikke tilstedeværelse trækker et signal lavt eller forbliver høj (Se Wakerly figur -5). Man anvender en dekoder til at vælge den række, hvor de bits man ønsker at læse ligger lagret. På denne måde mindsker man antallet af ben, som kredsen skal bruge for at kunne angive hvorfra man skal læse. Dette kaldes en-dimensionel dekodning. 6

2 7;:<>=LKM:NPORQS?T<>U4VXW&=YNP=(<>:WZ +5 V A A +5 V R G 74x38 GA GB Y Y Y A Y3 B 3 Y4 C Y5 Y6 Y7 U ROW_L ROW_L ROW_L ROW3_L ROW4_L ROW5_L ROW6_L ROW7_L LOW LOW D3_L R D_L D_L 5 D_L U 6 U 74HC4 Figur -5 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) I gamle dage (omkring 97) var der forbundet dioder over hele ROM-kredsen, hvilket betød, at alle signaler blev trukket lavt. Man programmerede så derefter kredsen ved at klippe de dioder af, hvor lageret skulle præsentere et logisk. Der findes også to-dimensionel dekodning (se Wakerly figur -7). Denne dekodning er praktisk når man skal kunne læse mange bit. Figur -7 (Wakerly) viser strukturen over en 8 x ROM, der anvender to-dimensionel dekodning. +5 V 4 U U D D D D3 R 3-to-8 decoder A4 A5 A A A A3 S S S S to- multiplexer Y D Figur -7 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) [

3 7.8 `bace \ed:or=kmdgfhofikjl:o4=mz Det kan på figuren ses, at de første adresseben (-A3) anvendes til at vælge kolonne (selvom kredsen egentlig kun består af en kolonne, laver man et trick, således at man ikke skal bruge en 7-8 dekoder - dette er alt for dyrt og det er meget mere effektivt (produktionsmæssigt) at snyde på denne måde). Kolonnen bliver valgt med en 6-til- multiplekser. De sidste adresseben (A4-A6) anvendes til at vælge række med vha. en 3-til-8 dekoder. Hvis man ikke anvendte to-dimensionel dekodning, ville man ved større kredse (f.eks. M x bit) få en kreds der var meget aflang, og derfor svær at implementære og alt for dyr at producere. To-dimensionel dekodning giver muligheden for at lave næsten kvadratiske chips. En 3K x 8 ROM er også mulig at lave to-dimensionel kodning på, men der er lagringsbredden jo 8 bit, istedet for. Dette betyder at man vil lave af databen: A6 A7 A8 A9 A 9-to-5 decoder A A3 A4 A A A3 A4 A5 D7 D6 D5 D4 D3 D D D Figur -9 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) "!on $&%('*)G-Ipqrg/ Der findes flere forskellige typer ROM. Mask ROM. En Mask ROM er programmeret på basis af det mønster af forbindelser og ikkeforbindelser fra den stvuxw y der er bestilt. PROM. En PROM er en Programmable ROM, som kan programmeres én gang. Dette gøres vha. en PROM programmer, der ved at påtrykke en høj spænding (-3 V) fjerner de links som forekommer i kredsen. EPROM. Erasable Programmable ROM er en anden type PROM, som til forskel fra PROM kan slettes igen. Dette gøres ved at belyse kredsen med UV-lys igennem et bestemt vindue på kredsen. EEPROM. Electrically Erasable Programmable ROM svarer til en EPROM, hvor det bare er muligt at slette ROM en vha. et elektrisk signal. Producenterne lover at der kan skrives til hver enkelt lokation. til. gange. z { }{~ ~ ƒ SRAM ligner faktisk en ROM utrolig meget. En SRAM kreds har blot også en /WE (Write Enable) indgang på kredsen.

4 \}897ˆiŠ JC acet makcoedfihjcxfie4œ, "d:or= \ed:or=kmdgfhofikjl:o4=mz Hukommelsesenheden er lavet af D latches, som betyder at ved skrivning til ram-kredsen, vil lagringen ske, når de bestemte latches lukkes. Dette er med SRAM når Write signalet går højt igen. SRAM kan både læses og skrives: Read: En adresse bliver placeret på adressebussen, mens CS og OE bliver aktiveret. Alle de aktive latches lægger nu deres hukommelse ud på databussen. Write: En adresse bliver ligeledes her placeret på databussen. CPU en ligger samtidig data ud på databussen, hvorefter CS og WE bliver aktive, hvorved alle latches i det givne hukommelsesområde åbner. På den opadgående flanke af Write gemmes alle data på de valgte adresser. n b RAM address inputs A An D D data inputs D D data outputs Db Db control inputs CS OE WE Figur -9 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) n>!# Ž -rg/ + -/35-}/l b >$& ' Den interne struktur af en SRAM (hver enkelt bit, kaldet en celle) har den samme funktionalitet som i nedenstående kredsløb. Når en celle er valgt med _L bliver dens data valgt og den gemte bit bilver placeret på cellens output, som i sidste ende er forbundet til en bus. Når både _L og _L er aktive åbnes latch en og det er muligt at skrive en ny bit til latch en. På den nedadgående flanke af _L gemmes den aktive bit i latchen. _L _L D C Q Figur - (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) SRAM celler forbundet i et med en given logik giver en SRAM kreds. På nedenstående figur kan ses en SRAM struktur af en 8 x 4 kreds. På samme måde som ved den simple ROM, vælger man vha. en dekoder en bestemt række som så kan tilgås. Se nedenstående illustration:

5 \}897ˆiŠ JC acet makcoedfihjcxfie4œ, "d:or= \ed:or=kmdgfhofikjl:o4=mz D3 D D D bit line word line 3-to-8 decoder A 3 A WE_L CS_L _L OE_L IOE_L gšb œšb kžjÿd,ž G h b ḧ,ªd «9 D3 D D D Figur - (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) Skriveoperationer: Input data er gemt i latches. Dette betyder at data ene nødvendigvis må opfylde en setup-tid og en holde-tid i forhold til det evt. hængende kant-signal på latch en. Det er dog ikke nødvendigt at data ene er stabile fra _L bliver sat internt, men derimod er denne setup-tid vigtig når _L bliver negeret. Under en skriveoperation skal adressen ligge stabil et vist stykke tid, før _L bliver sat aktiv. Ligeledes skal adressen holdes stabil indtil en vis tid (hold time) efter _L bliver negeret. Hvis dette ikke overholdes, kan det resultere i at dataene bliver spredt udover hele RAM-kredsen. Internt i RAM-cellen (som det også ses af Wakerly figur -) bliver _L først aktiv, når både CS_L og _L er sat, og slutter når en af disse bliver negeret. Derfor begynder en " ²±Šy³.³kµ y når både CS_L og _L er sat og slutter ligeledes når én af disse bliver negeret.

6 ¹QºW"URO4= ikjl:or=»kmqr:4o4=mz ¼ ½¾ ƒ ½¾ En SRAM hukommelsescelle anvender én D-latch, kræver fire gates samt fire til seks transistorer i en færdig-designet chip. SRAM findes endvidere ikke som særlig store hukommelseschip. For at kunne lave hukommelse med højere kapacitet (dvs. flere bit), blev DRAM en opfundet, hvor man kun bruger én transistor pr. bit. À>!# Á $ ' -/35-}/ Det er ikke rigtig muligt kun at lave noget med en enkelt transistor, så derfor anvender DRAM altså en meget lille kondensator sammen med en MOS transistor. Nedenstående figur viser hvordan: word line bit line -bit DRAM cell Figur -3 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) For at kunne læse en DRAM celle, er det nødvendigt at oplade den såkaldte bit line til en spænding midt mellem og LOW. Bagefter sættes word line til. Alt efter om kondensatoren er ladet op til et højt eller et lavt niveau vil bit line nu blive ladet en lille smule mere op, hvis det gemte signal er højt og omvendt, hvis det er lavt. Denne lille ændring observeres af en særlig følsom forstærker (sense amplifier), hvorved output et bliver et eller. Ved at læse en DRAM celle ødelægges de gamle data, som er gemt heri. Derfor er det altså nødvendigt at skrive den læste værdi til RAM en igen. Kondensatoren i DRAM cellen har en meget lille kapacitans, men MOS transistoren har til gengæld en meget stor impedans (når word line er sat på stel). Derfor vil det tage relativ lang tid (mange milisekunder) for kondensatoren at aflade, så det vil komme til at ligne et LOW signal. Dvs. at der vil gå en rimelig tid før signalet skal genfriskes. Man kan skrive til DRAM cellen ved at sætte bit line til høj eller lav (repræsenterende enten eller ) og når gate n på MOSFET en åbnes oplades eller aflades transistoren så alt efter hvilken spænding bit line er forspændt. Da kondensatoren i DRAM-baserede hukommelsessystemer kun kan huske signaler ganske få millisekunder, har man lavet såkaldte refresh cycles, som opdaterer hukommelsescellerne engang imellem. Dette gøres f.eks. ved at gemme værdien i en D-latch og så skrive denne værdi tilbage til RAM en igen. En normal DRAM er opbygget som et to-dimensionelt. Der opdateres én række ad gangen. En refresh operation tager typisk under ns og DRAM en er derfor tilgængelig 99% af tiden. Nedenstående illustration viser refresh operationen: Â

7 8 \]QR:4O4=CBÃ9Ä Ã }Å ¹QºW"URO4= ikjl:or=»kmqr:4o4=mz stored written refresh refresh refresh V cap V CC LOW V time ÆXšB œšb Figur -3 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) ÇÈÊÉÌËÍªG hî»èêéêëðïxñ, Ò ª Figur -33 (Wakerly) viser et blotdiagram over en 64K x DRAM. Det logiske har 64K x bits, men det fysiske areal er kvadratisk og indeholder 56 x 56 bits. En komplet 6 bits adresse er i chip en præsenteret vha. to step kontrolleret af to signaler: RAL_L (Row Address Strobe) og CAS_L (Column Address Strobe). Ved at multiplekse adresse inputs spares ben - en vigtig parameter for design af hukommelsessystemer. row decoder 56 x 56 row address -A7 RAS_L CAS_L WE_L control column address column latches, multiplexer, and demultiplexer latch,, and de control D D Figur -33 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) Større DRAM er udstyret med flere større og normalt også flere s. DRAM er noget mere komplicerede end SRAM. Hvis man udnytter fordelen ved flere s (i større og hurtigere DRAM) kan man vha. en moderne DRAM controller udføre flere operationer parallelt - f.eks. læsning og skrivning i to forskellige s samtidig. À>!on Á $ ' -ÓxÔÕÓ# Ö Der er mange forskellige timing parametre for en DRAM - alt efter type og operation. En af de mest konventionelle timing specifikke ting for en DRAM er at der ingen clock er. Timingen for en RAS xyo c xy u#øl³k.³ µ9y er vist på Wakerly figur -34 (se nedenfor). En " ²±Šy³k.³kµ y starter når en række bliver valgt af den multipleksede adresse bus og RAL_L er aktiv. På den nedadgående flanke af RAS_L gemmes række-adressen i et internt række-adresse-register, og denne adresse læses Ù

8 8 \]QR:4O4=CBÃ9Ä Ã }Å ¹QºW"URO4= ikjl:or=»kmqr:4o4=mz så af hukommelsen ind til en række -latch. Når RAS_L bliver negeret skrives dataene tilbage i hukommelsen fra række -latch en. Når man skal refresh e en hel RAM-kreds, kræves det at hver enkelt række refreshes. Dette kan f.eks. gøres ved brug af en ekstern 8-bit tæller (counter). En timer skal også bruges til at initialisere en ny refresh cycle for hver 5.6µs. Se nedenstående illustration: ADDR row address Note: CAS_L = RAS_L load row-address register, read selected row and store in row latch store row latch into selected row Figur -34 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) En xyct Ú ³k.³ µ y begynder på samme måde som en refresh cycle, hvor en række bliver læst ind i en rowlatch. Bagefter, bliver en kolonne-adresse lagt ud på den multiplekse adresse-bus og bliver gemt i RAMkredsens interne kolonne-adresse-register på den nedadgående flanke af CAS_L. Kolonne-adressen bliver brugt til at vælge en bit af den lige læste række. Herefter bliver denne bit aktiv på DRAM ens data output ben (D). D er et tri-state output og er aktiv så længe CAS_L er aktiv. Imellemtiden er hele rækken blevet skrevet tilbage til RAM en, da RAS_L blev negeret. ADDR Note: WE_L = RAS_L row address column address load row-address register, read selected row and store in row latch store row latch into selected row CAS_L load column-address register, output-enable D, drive with selected bit output-disable D D valid Figur -35 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) En " ²±Šy ³k.³ µ y begynder også ligesom en refresh cycle eller for den sags skyld en read cycle. Til forskel fra den beskrevne read cycle skal WE_L (write enable) være aktiv før CAS_L bliver aktiv. Grunden til dette er for at deaktivere D i resten af write cycle n. Når rækken er blevet læst ind i række-latchen, vil WE_L også tvinge input bit en fra D (Input data ben) ind i række-latchen på den position bestemt af kolonne-adressen. Når dataene nu skrives tilbage i rækken (når RAS_L bliver negeret) indeholder række-latchen en ny værdi, som så bliver gemt istedet for de gamle data. ADDR row address column address RAS_L load row-address register, read selected row, store in row latch store row latch into selected row Note: D = Hi-Z WE_L D valid CAS_L load column-address register, merge D into selected column of row latch Û

9 8Ü ]dqs:o4=ýk²d _} Þ^ß}E àv œàf.a>qr:or=mz ¹QºW"URO4= ikjl:or=»kmqr:4o4=mz Figur -36 (Gengivet, med tilladelse, fra Digital Design 3/e - Wakerly) Der findes mange andre typer ³.³kµ y u som ikke er vist i figurer, men her er en oversigt: ágâ ãhä#åcyo æ, xykäbç4âsã xyo c xy uxøè³k.³ µ y : Udfører en refresh operation, men det er ikke krævet at vælge en række-adresse vha. en ekstern counter. Istedet har kredsen indbygget en intern række-adressetæller. Aktiveres ved at aktivere CAS_L før RAS_L. DRAM en refresher herefter rækken valgt af den interne counter og forøger herefter tælleren. Dette simplificerer dermed system design. xyct.ú,äšsægú, c,äš " ²±Šy³.³kµ y : begynder ligesom en read cycle og tillader data at blive læst på D når CAS_L bliver aktiveret. Dog kan man derefter aktivere WE_L for at skrive nye data tilbage på den samme lokation. é}tdê ykäšs ægú.yì xyct Úë³k.³ µ9y : tillader at læse en hel række ( page ) af data uden at skulle gentage hele RAS-CAS cyclen. Siden hele rækken allerede er lagret i række-latchen, kræves det blot af denne cycle, at CAS_L bliver sat lav mange gange i træk, mens RAS_L forbliver aktiv. En ny kolonneadresse er klar og en ny bit bliver tilgængelig på D, for hver faldende kant (falling edge) af CAS_L. Denne metode giver mulighed for at kunne læse meget hurtigere fra hukommelsen og bliver tit brugt af microprocessorer til læsning af sekvenser af på hinanden følgende eller blot nærliggende data. Bliver oftest anvendt når mikroprocessoren skal hente instruktioner eller fylde sin cache. é}tdê ykäšs ægú.y " ²± yy³k.³kµ y : giver på samme måde som page-mode read cycle mulighed for at lagre mange bits i en række med en enkelt RAS_L og flere CAS_L cycler. På nyere DRAM kredse styrer CAS_L ikke længere output enable ved read cycles. Istedet har man anvendt et separat OE_L kontrol input. Dette er utrolig vigtigt ved page-mode read cycles, da den giver valide data output i længere tid. Istedet for at slukke kredsen på hinanden flg. CAS_L pulser, er output et nu kontinuerligt og page-mode read data er valide fra begyndelsen af en CAS_L puls til begyndelsen af den næste. À>!oÀ >Áì$& ' íi p 4îhï/}ð ðpr+(á $ 'òñ Den RAS/CAS kant-baserede adgangskontrol af på normale DRAMs kan være lidt tricky og være svære at få til at operere ved høje hastigheder og samtidig overholder de timinsparametre der er stillet. Derfor blev der i starten af 99 erne udviklet de såkaldte Synchronous DRAMs (SDRAMs). Det specielle ved denne hukommelse er, at den anvender et clocked interface. Synchronous DRAM s er lidt ligesom de konventionelle DRAM og har beholdt den multiplexed adressebus - række og kolonne adresser er givet i to step. En SDRAM s kontrol signaler samt læsning fra adressebus foregår kun på den stigende kant af clock signalet (CLK). Clock signalet er op til 33MHz på normale SDRAM. En SDRAM har ligeledes en clockenable signal (CKE), der skal være aktiv, for at kunne læse fra eller skrive til RAM en. Ved skriveoperationer leveres output et på kanten af clocken. Ligeledes bliver dataene ved læseoperationer leveret på kanten af clocken. Ligesom en almindelig DRAM kræver SDRAM flere interne operationer for at kunne udføre en operation. Dette betyder, at der anvendes adskillige clock ticks. Internt har RAM-kredsen desuded indtil flere DRAM banker (banks) - typisk fire - og disse kan udføre adskillige operaitoner sideløbende. For hver clock tick forekommer der en kommando af kontrol signaler RAS_L, CAS_L og WE_L. Ligeledes anvendes de mest betydende bit til at vælge bank internt i kredsen. Da RAMkredsen kan udføre operationer sideløbende betyder det, at der på fire clock ticks kan initialiseres fire sideløbende read-operationer i de fire forskellige banker. Bagefter vil disse data, følgende hvert clock tick, kunne aflæses én efter én på databussen. Den interne timing er kontrolleret udfra clock signalet. Typisk vil et RAS signal være aktivt lige efter et clock tick når enten en læse eller skrive kommando er givet. For at kunne opfylde de interne timing-krav generer kredsen normalt et CAS signal på et senere clock tick. Antallet af clock ticks ventetid er bestemt udfra en funktion af clock frekvensen samt hastigheden på selve SDRAM kredsen. For at imødekomme forskellige krav har man gjort RAS-to-CAS forsinkelsen, kaldet CAS latency, programmerbart. Denne ó

10 8Ü ]dqs:o4=ýk²d _} Þ^ß}E àv œàf.a>qr:or=mz ¹QºW"URO4= ikjl:or=»kmqr:4o4=mz og andre vigtige operand parametre skal downloades til kredsen ved initialisering. Dette gøres ved at sende en såkaldt load parameter, som bliver genkendt når kontrol signalerne RAS_L, CAS_L samt WE_L bliver sat aktive samtidig. Parametrene bliver overført til RAM-kredsen vha. adressebussen. 6Gô