2. De 7 signaler skal kodes til en 3-bit kode. Enkodningen skal prioriteres som beskrevet i afsnit?? på side??.

Transkript

1 01 FORUDSÆTNINGER 01 Forudsætninger Dette kapitel tager udgangspunkt i processerne beskrevet i afsnit?? på side?? Hver enkelt proces tildeles et afsnit, hvorunder det beskrives hvilke hardware moduler, der kræves for at implementere funktionaliteten i disse processer Modulerne IRQ håndtering i H/W, IRQ Enable og t Adressering tildeles ligeledes et afsnit, men er ikke afledt af nogen proces Modulernes generelle funktionalitet gennemgås, hvorefter en punktopstilling med krav til modulets funktionalitet samt dets grænseflader til andre moduler følger Selve designet af modulerne dokumenteres i kapitel?? på side?? Afsnittene 02, 051, 09 og 010 er dog undtaget, da deres funktionalitet ud fra beskrivelsen i dette afsnit alene kan implementeres i programmerbar logik 02 IRQ håndtering i HW Det ønskes at styre etableringen af kommunikation mellem CPU en og de enkelte perifære enheder vha autovektoriserede interrupts Til dette formål opbygges hardware modulet IRQ håndtering i HW Det vælges at implementere de nødvendige funktioner i dette modul i en PEEL 1 Der tages udgangspunkt i den hardware, der er definereret under opbygning af minimumssystemet (se punkt??,?? og?? på side??) Der tilkobles kun een enhed pr interrupt niveau På denne måde har CPU en ikke behov for at identificere enheden, da interrupt niveauet i sig selv identificerer enheden entydigt Tildelingen af niveauer er foretaget i afsnit?? på side?? Det er nødvendigt at de enkelte enheder sender, et -signal for at informere CPU en om at der ønskes en autovektoriseret interrupt cyklus Dette signal skal komme som, et respons på et signal Der skal gå mellem og fra modtages fra CPU til signalet modtages af CPU en [M68Kuser, 10-11] Det kan derfor vælges at lade IRQ håndtering i HW modulet stå for at sende dette signal til CPU en samtidig med, at der sendes et signal til enheden Følgende krav kan stilles til designet af dette modul: 1 Kredsen skal have 7 input til signaler 2 De 7 signaler skal kodes til en 3-bit kode Enkodningen skal prioriteres som beskrevet i afsnit?? på side?? 3 3-bit koden forbindes til 4 Kredsen skal generere et - benene på CPU signal med samme niveau som det modtagne interrupt 5 Der skal kun komme et signal, når benene funktionskoden (FC0-FC2) samt modtages fra CPU (se afsnit?? på side??) 6 De 7 7 Ved generering af et 03 BrugerInput 031 Knapmodul #%$'& 1 -signaler skal afledes af 3-bit koden -! output skal der samtidig sendes et " tilbage til CPU Dette modul skal modtage input fra brugeren og videregive informationen til systemet De 13 mulige brugerinputs (jvf?? på side??) skal kunne foretages af brugeren vha 13 dedikerede knapper 1 Programmable Electrically Erasable Logic Gruppe 412 d7 maj 2003 kl

2 , Disse påvirkninger resulterer i et bit-mønster på 13 bit, der så skal enkodes til 4-bit værdierne angivet i tabel?? på side?? 4-bit koden skal lagres i registret KnapInput indtil dataen er overført ( se afsnit?? på side??) Dette register tilgåes på adresse ()+* Dataoverførslen skal ske via en asynkron dataoverførsel Dette kræver at KnapInput registeret kan chipselectes og, at det kan tilgå CPU ens databus med mindst 4 bit Der skal desuden sendes et,- signal sålænge, CPU en skal læse data fra bussen Følgende krav kan stilles til designet af dette modul: 1 Der skal være 13 knapper 2 Der skal foretages en enkodning af de 13 bit til 4 bit 3 De 4 bit skal registreres i KnapInput registeret (se afsnit?? på side??) 4 Det skal ikke være muligt at registrere to eller flere knaptryk samtidigt Enkodningen skal altså være prioriteret 5 Registeret skal kunne chipselectes på adresse ()+* ( se punkt?? på side??) 6 De 4 bit fra KnapIndput registeret skal udlæses på CPU ens databus,, 7 Der er tale om en asynkron dataoverførsel 8 Der skal sendes et,- 04 Udlæsning Display!0/ signal til CPU en mens en dataoverførsel foregår Dette modul skal udskrive meddelelser til brugeren i form af tegn og tekst I tabel?? på side?? er der defineret, hvilke typer af tekststrenge og tegn, der skal kunne udlæses Det er defineret i punkt?? i afsnit?? på side??, at systemet skal have en responstid set fra brugerside på maksimalt 1 sekund Dette implicerer, at displayet skal opdateres minimum en gang hvert sekund Det vælges 687 at sættes opdateringshastigheden til signalet skal altså komme 10 gange pr sekund Displayet er i afsnit?? på side?? defineret til at ligge fra adresse () Da displayet ifølge databladet indeholder 4 stk 8-bit registre skal displayet kunne chipselectes i området () til 9 og med () Der er tale om en asynkron dataoverførsel, hvilket kræver at displayet kan tilgåes af CPU ens databus samt, at der sendes et,- til CPU en under dataoverførslen Følgende krav kan stilles til designet af dette modul: 1 Modulet skal afgive et signal med en frekvens på 2 Alle tegn på displayet skal opdateres under interrupt sekvensen og mindst 1 gang pr sekund 3 Displayet skal være af en type, der muliggør udskrivning af fejlbeskeder i hht tabel?? på side?? 4 Displayet skal kunne chipselectes i området fra () 5 Der skal sendes et,- 05 Ur 687 til og med () signal til CPU under dataoverførsel 9 Ifølge afsnit?? på side?? skal det være muligt at navngive hver optagelse unikt Dette gøres vha en tidsstempling med en opløsning på et sekund Dette ur håndteres i software, mens selve tidsindikationen skal laves i hardware! 2 Gruppe 412 d7 maj 2003 kl 1931

3 06 OVERFØRSEL 051 HW-ur #%$:& 3 Dette modul skal genere et interrupt hvert sekund 06 Overførsel Denne proces kræver, udover interruptrutinen, linedrivers og connectors iflg RS232 standarden Disse omhandles dog ikke her, da grænsefladen mellem ACIA enheden og disse enheder er vel dokumenteret via RS232 standarden [clements97, side 744] 061 ACIA #%$:& 4 Modulet skal muliggøre overførsel af data til en PC (se afsnit?? punkt??) Denne funktionalitet skal kun bruges, når det vælges af brugeren vha en påvirkning af UPLINK knappen Derefter skal forbindelsen opretholdes indtil, der ikke er flere data at overføre (se afsnit?? på side??) For at undgå, at CPU en bruger tid på at behandle interrupts fra denne enhed, når den ikke er valgt skal det være muligt softwaremæssigt at slå interruptsignalet til og fra ACIA en indeholder 4 registre der er placeret på to 8-bit adresser (lower byte) (se afsnit?? på side??) Ifølge figur?? på side?? < skal kredsen kunne chipselectes i området fra og med (;+* til og med (;+* Det skal kunne indikeres, hvorvidt forbindelsen til PC en afbrydes under transmissionen (se figur?? på side??) Følgende krav kan stilles til ACIA-modulet: 1 Der skal overføres 8 bit data serielt (se afnit?? på side??) 2 Det skal være muligt at slå interruptstyring til/fra vha Software 3 Det skal indikeres, hvis forbindelsen mellem ACIA og PC afbrydes hardwaremæssigt 4 ACIA kredsen skal kunne adresseres i området fra og med (;+* til og med (;+* < 07 Lydindgang For at komme fra akustisk til elektrisk bit-repræsentation skal der udføres en passende signalbehandling og en konvertering fra det kontinuerte til det diskrete -tidsdomæne Denne proces kan inddeles på følgende vis: 1 Elektrisk repræsentation: Det akustiske signal skal først omdannes til et analogt elektrisk signal 2 Forstærkning og niveautilpasning Inden signalet skal konverteres til diskret tid skal det forstærkes til at have en amplitude og niveau, der er passende i forhold til egenskaberne ved en given AD-konverter 3 Filtrering: Det er en forudsætning, at der er tale om et båndbreddebegrænset signal, hvis der skal foregå en analog-digital konvertering[oppenheim99, side 185] 4 Repræsentation i diskret tid Signalet skal repræsenteres i diskret tid Dette kræver at det kontinuerte signal samples til diskrete tidspunkter Det vælges at repræsentere den samplede værdi i 8 bit Punkt 1 til og med 3 betragtes som værende 1 modul og benævnes Mikrofon & Forstærker Punkt 4 implementeres i form af en A/D-konverter Denne benævnes ADC og beskrives i afsnit?? på side?? Der kan nu opstilles krav til disse moduler ud fra grænsefladerne til resten af systemet Gruppe 412 d7 maj 2003 kl

4 * 071 Mikrofon & Forstærker Den elektriske repræsentation opnåes ved, at mikrofonen omdanner lydbølgerne til elektriske signaler Desuden vil det være nødvendigt at foretage en tilpasning af signalets amplitude og frekvensbånd Frekvensområdet er i kravsspecifikationen afsnit?? på side?? fastsat til området <+ 687 til For helt at undgå aliasering skal signalet være dæmpet fuldstændigt ved * 2 [oppenheim99, side 146] Med en opløsning på 8 bit er der 7 bit til at repræsentere amplituden af =>@?BADC FEHGJIK*MLHNO Spændingsni- signalet Dermed er det nødvendigt med en dæmpning på veauet på signalet, der sendes videre til A/D-konverterings modulet skal tilpasses til Konverterens full scale range Der skal altså være et signal med et DC-offset og en amplitude svarende til halvdelen af fuld skala værdien Der vælges derfor en konverter allerede under designet af Mikrofon & Forstærker modulet (se afsnit?? på side??) 1 Der anvendes en mikrofon til at konvertere lydbølger til elektriske signaler 2 Frekvensbåndet begrænses til området <+ P6Q7 687 til * =>@?RADC Signalet skal være dæmpet E GPIS*LHNO ved * 4 Signalet på modulets udgang skal have et DC-offset på halvdelen af A/D konverterens full scale range 5 Signalet på modulets udgang skal have en amplitude på halvdelen af A/D konverterens full scale range 6 Der tages udgangspunkt i en afstand på 1 meter mellem lydkilde og mikrofon svarende til ca 9+ NO ved alm tale 072 ADC - Analog til digital konverter Dette modul har til formål at konvertere det analoge signal leveret af Mikrofon & Forstærker til det digitale LydInd signal i hht tabel?? på side?? Der skal, i henhold til afsnit?? på side??, 6Q7 samples med en frekvens på ;T og en opløsning på 8 bit Der modtages et båndbreddebegrænset signal med en passende amplitude (se krav 1, 2 og 4 i afsnit 071) Der skal leveres et interrupt signal når konverteringen er foretaget og data skal læses af CPU en Følgende krav kan opstilles: 1 Samplingsfrekvensen skal være ;PT 2 Opløsningen skal være 8 bit Komponenten skal have et 8-bit data-register, som holder dataen indtil CPU en har læst disse 4 Interrupt signalet skal komme efter hver konvertering 5 Det skal være muligt at slå interruptet fra og til vha software 6 Efter hver konvertering skal der foretages en asynkron læsecyklus 7 Det vælges at repræsentere med decimaltallet 0 svarende til ( med tallet 255 svarende til (+U"U og fuld-skala værdien 2 Der foretages en nærmere redegørelse under designet i afsnit?? på side?? 4 Gruppe 412 d7 maj 2003 kl 1931

5 C ; ; = * I m 08 LYDUDGANG 08 Lydudgang 081 DAC - Digital til analog konverter Modulet har til formål at konvertere lyd, repræsenteret som data, til et kontinuert elektrisk signal Der skal afgives et interrupt signal hver gang, en konvertering er foretaget og/eller enheden er klar til en ny 1 8 bit lyddata skal konverteres til et kontinuert elektrisk signal 2 Der skal konverteres med en frekvens på ;T 3 Der skal komme et Interrupt signal efter hver konvertering 4 Interrupt signalet skal kunne slåes til/fra vha software 687 (se afsnit?? på side??) 5 Niveauerne på det kontinuerte signal skal svare til repræsentationen valgt under punkt 7 i afsnit Højttaler og forstærker For at skabe en replikation af det oprindelige akustiske signal, skal det kontinuerte signal fra modulet DAC gennemgå en signalbehandling Signalet skal spændingsforstærkes og udgangsimpendansen sænkes for at drive en højttaler Lydniveauet skal kunne justeres logaritmisk med en Volumenkontrol (se krav?? i afsnit?? på side??) Der skal desuden forestages en justering således at signalets DC-offset (se punkt 4 i afsnit 071) fjernes inden signalet påføres højtaleren 1 Der skal foretages en spændingsforstærkning 2 Udgangsimpedansen på kredsen skal tilpasses til at drive en ;V højtaler (se?? på side??) 3 Lydniveauet skal kunne justeres vha en logaritmisk volumenkontrol 09 IRQ-enable Som nævnt under modulerne ADC DAC og ACIA skal interruptstyringen af disse kunne slåes X til/fra vha af software Det tager 46 M68K clock perioder t a W at afvikle en interrupt rutine [M68Kuser, side 9-13] Der er tale om en bestcase beregning, der inkluderer den tiden, fra signalet er afgivet, til den første instruktion i interrupt rutinen er hentet ADC og DAC afgiver!zy![!\ signaler 8000 gange i sekundet, mens ACIA med en baud-rate på baud/sec ^]`_badcfefg sender IjB** interrupts pr sek Displayet sender 10 interrupts pr sek og uret 1 interrupt pr sek Nu kan det beregnes, hvor meget CPU tid, der går med interrupt håndtering: lk lk lk k 9= X %m o Ho B** G W n+* T%p TIqn *3r Det bemærkes, denne tid skal trækkes fra den tid designeren råder over til interruptrutiner mm Slåes interruptstyringen fra i ADC, DAC og ACIA når disse enheder ikke benyttes opnåes følgende: Aktiv Enhed Procentuel andel af CPU tid ADC, Display og ur 4,61% DAC, Display og ur 4,61% ACIA, Display og ur 8,29% ACIA modulet indeholder et kontrolregister, hvor det er muligt at bestemme, hvorvidt der sendes interruptsignaler Der skal således ikke implementeres HW til ACIA modulet Til ADC Gruppe 412 d7 maj 2003 kl

6 og DAC implementeres et 3-bit register IRQ enable i en PEEL Der henvises til afsnit?? for en gennemgang af hvilke værdier, der indikerer hvad Registreret placeres på samme adresse som ADC en og R/s bruges så til at vælge mellem disse to moduler PEEL en tilgås af følgende signaler: t chipselectet til ADC en fra Adressering modulet t R/s t,! -, fra M68K fra systemets databus t IRQ-signaler fra ADC og DAC Kun når ADC en eller DAC en er valgt i Irq enable registeret føres IRQ signalerne videre til M68K 010 Adressering af Perifære enheder I henhold til tabel?? på side?? skal følgende udtryk implementeres i Adressering modulet Dette laves i en PEEL 3 ACIA-User u vdwyx vdwyw vdwfz v{wz lv}z~ v zb ƒ ƒ ADC u v wyx v wyw v wfz v wz v z~ v zb ƒ ƒ DAC u v wyx v wyw v wfz v wz v z~ v zb ƒ ƒ Display u v wyx v wyw v wfz v wz v z~ v zb Knapper u v wyx v wyw v wfz v wz v z~ v zb 3 Programmable Electrically Erasable Logic 6 Gruppe 412 d7 maj 2003 kl 1931