5. systemet skal indeholde 2 stk 1 Mbit(8 bit ROM implementeret som flash memory.

Transkript

1 1KAPITEL Kapitlets indhold 1.1 Krav til Minimum System Der defineres et såkaldt minimumsystem, hvor en begrænset del af det samlede systems funktionalitet implementeres og testes, førend der gås videre med konstruktionen af det endelige system. Systemet skal indeholde selve CPU en, lagerenheder samt de nødvendige enheder til at etablere en seriel forbindelse til en PC. Der downloades et operativsystem indeholdene monitor og debugger(ts2mon), således at CPU ens funktionalitetet kan testes. Dette sker vha. et terminalprogram kørende på en PC. Minimumsystemet skal opfylde følgende specifikationer: 1. Systemet bygges op på et wrap board 2. Der gøres brug af en M68K CPU. 3. systemet skal kunne operere i stand alone mode, dvs ikke gøre brug af andre eksterne enheder end strømforsyning og terminal(pc) for at kunne fungere.. systemet skal indeholde stk Mbit(8 bit statisk RAM. 5. systemet skal indeholde 2 stk 1 Mbit(8 bit ROM implementeret som flash memory. 6. Interfacet til terminalen sker gennem en seriel port. Der anvendes en RS232 forbindelse inkl. ACIA 6850 UART samt MAX232 line driver. 7. ROM og RAM-kredse adresseres fuldstændigt, således at alle adresserne i disse enheder svarer til en unik adresse på systemets adressebus. 8. De øvrige perifære enheder adresseres ikke fuldstændigt og tildeles således et antal adresser på systemets adressebus 9. Systemet muliggør interrupt på 7 niveauer. Interrupt niveau 7 bruges til at muliggøre en single step afvikling af CPU ens instruktioner. Dette sker via TS2MON 10. Systemet forsynes med et styresystem i form af TS2MON. Dette ligges i ROM. 1.2 Inddeling af Adresserum Der foretages en inddeling af CPU ens adresserum, således at alle de relevante eksterne enheder inklusiv lagerenheder kan adresseres i henhold til punkt, 5, 7 og 8 i afsnit 1.1 (se figur 1.1). Motorola s 23 adresselinier kan adressere 8 M-words. Men ved at inkludere to ekstra signaler, lower data strobe(lds*)og upper data strobe(uds*) i adreseringen kan M68000 betragtes som byte-adressabel[clements97, side 307]. Følgende enheder skal således adresseres: Gruppe 12 d.27. april 2003 kl

2 " " 6 KAPITEL 1. DESIGN AF MINIMUM SYSTEM ROM! 1-2 " Der skal ifølge specifikationerne (se 1.1) implementeres 2 Mbit ROM, hvilket kræver unikke adresser, hvis der skal kunne adresseres bytevis. ROM 1 svarer til den! øverste byte i den 16-bit brede databus. Skal ligge på lige adresser startende fra adresse.rom 2 er den nederste byte i den 16-bit! brede! databus og ligger på ulige adresser. Styresystemet TS2MON placeres på adresse til [ts2mon, side 3].! RAM 1- De fire RAM blokke på hver Mbit fylder således adresser. Vektortabellen indeholder 256 forskellige 32 bit vektorer svarende til et adresserum på % byte = byte svarende til 1 kbyte. Da adresserummet er 2 byte bredt! og samtidig skal kunne tilgåes bytevis bliver der tale om ialt 2 kbyte svarende til de! "! " fra! ".I brugerguiden til TS2MON angives det at, TS2MON allokerer RAM fra! " ( til. Resten!! af adresserummet op til " defineres som user-ram. Den resterende plads op til er ubenyttet og vil evt. kunne bruges til at udvide med yderligere lagerplads. ACIA TS2MON Denne enhed styrer transmissionen af data mellem terminalen(pc) og targethardwaren(m68k) og skal således kunne chip-selectes både til transmit og receive. Den nærmere opbygning af dette chipselect forklares i afsnit 1.6. Her skal blot konstateres at minimum to adresser er nødvendige. Det vælges ikke at gøre adresseringen entydig ved at medtage ( alle adressebenene ( i dekodningen. Medtages adressebene +,. til og med samt 3 el. 6 fåes 0! " adresser svarende til!. Ifølge [ts2mon, side 5] skal adresseringen af denne enhed ligge på de to ulige adresser! og 7. Placeringen af de øvrige enheder, der ligger uden for minimumsystemet vil blive behandlet senere. 1.3 Adresse dekodning Når M68k skal kommunikere med eksterne enheder skal der foregå et chip-select, således kun en enhed er aktiv af gangen. Hver ekstern enhed har et adresserum, hvori enheden skal være valgt. Tabel 1.1 viser, hvordan adresserummet er delt op. Denne inddeling er svarer til den på figur 1.1 Enhed +,. +,, +, 0 +, : + 0 < @ +, ROM X...X X ROM 1 ROM 2 RAM X...X X RAM 1 RAM 2 RAM X X...X X RAM 1 RAM 2 RAM X...X X RAM 1 RAM 2 RAM X...X X RAM 3 RAM RAM X X...X X RAM 3 RAM RAM X...X X RAM 3 RAM ACIA TS2-monitor X 0 1 ACIA User X 0 1 ADC DAC Display X X Knapper Tabel 1.1: Adresse dekodning Det adresserum, der er tildelt lagerenhederne samt registrene i ACIA-kredsene er markeret med X erne. De øvrige enheder har kun behov for en specifik adresse, hvilket da også er implementeret i tabellen. Af praktisk hensyn vælges det dog at se bort fra de sidste 17 bit i dekodningen af chipselect til ADC, DAC, Display og Knapper. Dermed mindskes behovet for indgange væsentligt, ( ( 2 Gruppe 12 d.27. april 2003 kl. 15.7

3 1.. BENOPSÆTNING AF MOTOROLA således at det kan laves i de programmerbare kredse, der er til rådighed i universitetets laboratorie. Ulempen, er så at disse perifære enheder nu tildeles et adresse rum på 0 1 idet, der er 17 bit på adressebussen, samt 3 ( ( /6! ". Dette svarer til de som indikeret på figur 1.1. Tabellen omsættes til logiske udtryk, der så kan brændes i programmerbar logik. ROM1 E F G I F G G F G K F G L F K N F K Q R S T ROM2 E F G I F G G F G K F G L F K N F K Q V S T RAM1 E W F G I F G G F G K F G L F K N F K Q Y F G I F G G F G K F G L F K N Y F G I F G G F G K F K N F K Q F G L ] R S T RAM2 E W F G I F G G F G K F G L F K N F K Q Y F G I F G G F G K F G L F K N Y F G I F G G F G K F K N F K Q F G L ] V S T RAM3 E W F G I F G G F G K F K N F G L F K Q Y F G I F G G F G K F G L F K N Y F G I F G G F G L F K N F K Q F G K ] R S T RAM E W F G I F G G F G K F K N F G L F K Q Y F G I F G G F G K F G L F K N Y F G I F G G F G L F K N F K Q F G K ] V S T ACIA-TS2 E F G I F G G F G K F G L F K N F K Q R S T V S T ACIA-User E F G I F G G F G K F G L F K N F K Q R S T V S T ADC E F G I F G G F G K F G L F K Q F K N R S T V S T DAC E F G I F G G F G K F G L F K N F K Q R S T V S T Display E F G I F G G F G K F K N F K Q F G L Knapper E F G I F G G F G K F K N F K Q F G L Det vælges at implementere dekodningen af ROM, RAM og ACIA til TS2 monitoren i een peel, således, at denne i det samlede system vil forblive en del af det modul, der udgør minimumssystemet. Koden er implementeret ved hjælp af hardware programmeringssproget ABEL, hvorefter programmet ABEL-PLD fra DATA I/O inc. er anvendt til at kompilere det skrevne program til et brændbart format. 1. Benopsætning af Motorola Dette afsnit er en systematisk gennemgang af benopsætningen på M68K med baggrund i dokumentationen i [clements97]. Der gives en generel beskrivelse af funktionaliteten af de enkelte ben, hvorefter det dokumenteres hvordan de anvendes i det specifikke system. Motorola har 6 ben, der kan inddeles i følgende kategorier. Forsyning Processor status Periferi kontrol System kontrol Adresse bus Data bus Asynkron bus kontrol Bus arbitration kontrol Interrupt kontrol Figur 1.2 viser, hvilke ben, der er indeholdt i de enkelte grupperinger. Hver enkelt ben benævnes med: Navn og pilenes retning indikerer (Input/output) Forsyning Vcc (I): Der er to a b b ben, der hver skal forsynes med c d e g h. Gnd (I): Der er to i j l ben, som forbindes til stel ( d e g h ). Gruppe 12 d.27. april 2003 kl

4 KAPITEL 1. DESIGN AF MINIMUM SYSTEM Clk (I): Dette ben forbindes til et TTL kompatibelt firkant signal med konstant frekvens på n p r. Benet er systemets hardware clock, og angiver den taktstok, hvorefter instruktionerne i instruktionssættet afvikles Processor status For brugeren/designeren kan det være vigtigt at vide, hvad CPU ens status er. Det være sig om der opereres på data, eller instruktioner fra instruktionssettet o.a. Denne information kaldes system, der tilsammen udgør en 3-bit information og angives på M68K ved de tre ben t u, t u og t u function code. Hvis t u er sat er processoren i supervisor mode, hvis negeret er den i user mode. t u w t u indikerer hvilken adresse rums type(memory) der tilgåes. Se figur1.2. Function code kan tilgåes når + er sat. FC2 FC1 FC0 Adresse rums type User Data User Program Supervisor Data Supervisor Data Interrupt acknowledge Tabel 1.2: Function code output; de manglende kombinationer er reserveret fra konstruktørens side til senere brug i adresseringen og dermed inddele memory blokkene i supervisor og user program og data. Dette ville være relevant at gøre, hvis der var tale om at der skulle implementeres et decideret styresystem, samt flere forskellige brugerprogrammer. I dette tilfælde skal der kun køres et program og denne mulighed udnyttes derfor ikke. Til gengæld medtages de tre ben i dekodningen af interrupt acknowledge(se afsnittet interruptstyring). Det er således muligt at anvende t u w t u 1..3 Periferi kontrol Disse tre kontrol signaler bruges til at interface M68k med synkrone periferi enheder. Enable E (O): Dette output er et timing signal, en E clock består af 10 M68k clock perioder. En E cycle består af 6 lave og høje. E clocken er uafhængig af M68k clocken og der er ikke nogen defineret sammenhæng mellem disse. Valid Peripheral Address d z + (I): Dette input signal indikerer at den enhed der bliver adresseret er synkron. Når processoren anerkender at d z + er sat startes en synkron data overførsel. Valid Memory Address d n + (O): Dette output indikerer at adressen på adresse bussen er gyldig og at processoren er synkroniseret til E signalet. Anvendelsen af periferi kontrollen er beskrevet i System kontrol RESET (I/O): Når denne fungerer som indgang bliver processoren resat, hvis både } } ~ og p g h sættes samtidig. Når den operer som udgang bliver alle eksterne enheder (som er tilsluttet } } ~ ) resat. Hvis både processor og eksterne enheder ønskes resat, skal både } } ~ og p g h sættes samtidigt. Gruppe 12 d.27. april 2003 kl. 15.7

5 w w ( ( ( 1.. BENOPSÆTNING AF MOTOROLA HALT (I/O): Når denne fungerer som indgang og bliver sat stopper processoren når den har fuldendt den igangværende bus cycle. Endvidere negeres alle kontrol signaler, mens alle tristate udgange sættes i høj-impedans stadiet, undtagen Funktion kode udgangene Bus Error } (I): Dette signal indikerer, at der er opstået et problem med bus cyclen. Problemet kan være følgende. 1. Intet svar fra en enhed 2. Intet interrupt vektor nummer 3. Ikke gyldig eller ikke eksisterende memory adresse Anvendelsen af p + 6 ~ / } 1..5 Adresse bus } ~ er beskrevet i ˆ (O): Adresse bussen er 23 bit bred, hvilket gør det muligt at adressere % n data. Når en interrupt acknowledge cycle kører indikerer adresseben + : 0 w + :., hvilket level interrupt der køres, mens resten af adresse benene sættes logisk høj Data bus (I/O): Data bussen er 16 bit bred, og er i standt til sende og modtage data enten af byte (8 bit) eller word (2 byte) længde. Når CPU en opererer på et word bruges hele data ( bussen, hvis der opereres på byte niveau bruges enten : : w : > ( eller : 1 w ( 0 Når en interrupt acknowledge cycle kører, bliver et interrupt vektor nummer placeret på : : w : > Bus arbitration kontrol Bus arbitration kontrollen består af følgende pins. BR BG i BGACK i + u Disse vil ikke bliver forklaret yderligere, da de ikke har relevans for dette projekt. Benene bliver brugt til at køre et multiprocessor system, hvor processorne deles om bussen Interrupt kontrol IPL IPL0-IPL kontrolkredsløb I dette kredsløb indeholdes CPU ens hardware clock, der fungerer som taktgiver, når processoren afvikler instruktioner. Herudover skal der også implementeres en reset-funktion, således at systemet starter op i en kendt veldefineret tilstand. Desuden skal det være muligt at give systemet en reset vha. et knaptryk. Gruppe 12 d.27. april 2003 kl

6 KAPITEL 1. DESIGN AF MINIMUM SYSTEM Clock kredsløb Som clock vælges en MCO125B TTL quartz krystal oscillator med en frekvens på n p r. Denne kreds Rise og Fall times " overholder de min. j som M68k stiller som krav. En clock cycle må ikke være n p r svarende til j eller større n p r svarende til j. Det er vigtigt at clocken ikke stoppes og at den minimale/maksimale clock puls bredde ( j š j ) ikke overskrides. MCO125B overholder tilsyneladende disse krav. Clock generatoren kobles op som vist i figur Halt-Reset kredsløb Halt-Reset kredsløb Definition af Reset: Når } } ~ er sat bringes systemet i en kendt tilstand. Supervisor stack pointeren, A7 1 (memory adresse ( )) bliver hentet og herefter bliver Program Counteren hentet fra memory adresse (00 000) [clements97, side 206]. For at sikre at at Motorola starter korrekt op stilles der krav fra producentens side, at p + 6 ~ og } } ~ som minimum er sat i œ mindst 10 clock cycles når systemet ønskes resat.. Desuden skal } Der skal være mulighed for at sætte p + 6 ~ uden at sætte } mulighed for bl.a. at tvinge M68k til at udføre en clock cyklus ad gangen. p + 6 ~ og } Implementering } ~ kan begge fungere som in- og output. } ~ og p + 6 ~ være sat i } ~,dap + 6 ~ indeholder Til at løse ovenstående problemstilling vælges der en TL7705AC Supply Voltage Supervisor kreds (se figur 1. på side 12) fra Texas Instruments. Denne kreds force ligger i at, vha. af få ydre komponenter generer et meget veldefineret reset signal, desuden sørger kredsen for at skabe et reset signal, hvis forsyningsspændingen falder under et acceptabelt niveau. På den måde vil processoren kun køre når der er en korrekt forsyning. I databladet gives følgende ligning for den tidsforsinkelse der opstår som følge af enten powerupelleretbrugerreset. hvor u er i Farad og h er i sekunder. Størrelsen af u bestemmes: h 7 Ÿ Ÿ u (1.1) h 7 Ÿ Ÿ u œ œ 7 Ÿ % ª t (1.2) En j t kondensator tilsluttes mellem REF og d «S for at gøre REF mere stabil. SENSE tilsluttes d denne undersøger forsyningen for for lav spænding. } } ~ og p + 6 ~ (M68k) 1 Special purpose register, opfører sig som en pointer brugt af subrutiner til at gemme return adresser i memory 6 Gruppe 12 d.27. april 2003 kl. 15.7

7 ž ¹ ž d œ + œ DEN SERIELLE FORBINDELSE er begge aktivt lave derfor benyttes pull up modstande for at holde disse høje når systemet kører normalt. Modstandsværdierne bestemmes udfra flg.: ± ² ³ ž d ¹ w d ± ² ³ ž d ª + Minimumsværdi for pull-up modstand for } } ~ ± ² ± Á  à  ž d ¹ w d Å V Å ± ² ± Á  à  ž d w % Minimumsværdi for pull-up modstand for p + 6 ~ ± ² ± Á  à  ž d ¹ w d Å V Å ± ² ± Á  à  ž d w ± ² ³ d ± ² ± ² À (1.3) ± Á  à  À ± Á  à  ž (1.) (1.5) Udover at holde M68k resat under opstart ønskes der også, at M68k kan resettes af brugeren, ¹ Ê ¹ Ê høj når der dette gøres med en ringetrykknap mellem } og GND. For at trække } ikke skal resættes indsættes der en pullup modstand Ë Â Ã. Maksimumsværdi for Ë Â Ã Ë Â Ã d w d ± ² d w d ± ² ³ ª + ž À (1.6) Da p + 6 ~ og } } ~ på M68k både kan være input og output indsættes der dioder mellem TL770AC kredsen og M68k (se figur 1.5). Disse gør at p + 6 ~ og } } ~ kun kan trækkes lav og ikke høj af TL770AC. For at begrænse spændingsfaldet over dioderne, bruges der en Schottky diode (BAT85). Denne har 7 œ etœ spændingsfald på d [schottky], hvorimod en almindelig diode har et spændingsfald på d. 1.6 Den serielle forbindelse Udvekslingen af data mellem m68k og PC sker vha en seriel port på wrap-boardet samt en tilsvarende port på PC. Forbindelsen følger RS232 standarden. 2. Denne standard giver anvisninger på såvel elektriske transmissionsniveauer som protokol for dataoverførsel. Der anvendes en ACIA 3 EF6850P fra Motorola. samt en MAX232A line driver. Data i såvel PC som target-hardware lagres parallelt og skal således konverteres til seriel form, da bit ene overføres således. En seriel datastrøm består af et antal databit, i dette tilfælde 8, samt nogle kontrolbit Opsætning af Dataformat Der defineres et format på denne datastrøm (sammensætning af data og kontrolbit), således at det er muligt at afgøre hvornår der er tale om en gyldig datastrøm. Denne funktionalitet varetages af ACIA en, der har indbygget et programmerbart kontrolregister[acia]. Dermed kan man definere det ønskede format. I dette tilfælde er det styresystemet TS2MON, der skriver til ACIA-enhedens kontrolregister. Denne opsætning er i TS2MON-manualen defineret som: 8 bit data word ingen paritetbits 1 stopbit 2 Recommended standard Asynchronus Communications Interface É À Gruppe 12 d.27. april 2003 kl

8 ( KAPITEL 1. DESIGN AF MINIMUM SYSTEM Clock division by 16 Det vælges at anvende en Clock på Í " 7 n p r 0 Î1., Ï Ð, hvilket giver en baudrate på 0 Ð ž Samme opsæting skal så anvendes i det terminalprogram, der køres fra PC en Opkobling af ACIA ACIA enhedens benforbindelser kan indeles i 3 kategorier: Data I/O Chip select serielt interface/rs232. Data I/O ( ACIA ens I/O ben forbindes til den laveste byte på databussen : w >, hvilket også betyder, at ACIA ens registre kommer til at befinde sig på ulige adresser. ACIA en indeholder registre på hver 8 bit: Control Register CR Er et programmerbart kontrolregister, der er write-only. Her kan man sætte ACIA ens op som omtalt i Status Register SR Dette register er read-only og her kan status på dataoverførslen aflæses. Transmit Data Register TDR Dette register tilgåes med data som ønskes transmitteret og er derfor også write-only Receive Data Register RDR Dette register indeholder data som er modtaget af ACIA en og skal aflæses, og kan derfor være read-only. De fire registre kombineres mht til read-only og write-only, således at der ligger et read-only og et write-only på samme adresse. Derfor bruges, der kun to adresser(1 adresseben) sammen med RÑ til at vælge mellem de registre. RW forbindes til det tilsvarende ben på M68K. RS forbindes til adresse. Chip-selectes! ACIA en med dette ben asserteret/negeret vil det svare til de to hexadecimal værdier på! og 7 i adresserummet. Her befinder ACIA ens registre sig netop[ts2mon, side] og man kan derfor med + : 0 vælge hvilket ACIA-register man vil læse/skrive til. E-clock udgangen på CPU en forbindes til den tilsvarende indgang på ACIA en. RxCLK og TxCLK på ACIA en forbindes til en Í n p r Clock, der således kommer til at bestemme datahastigheden som beskrevet i afsnit De to serielle databen TxData og RxData forbindes videre til line driveren(max232) for transmission. Chip select ACIA en kan styres af interrupt såvel som vha. polling. Hvis den interruptstyres vil, der blive genereret et interrupt, når TDR er tomt. Dette indikeres ved at bit SR1 i ACIA ens statusregister er sat. Fravælges interrupt indikationen skal CPU en istedet til at polle på ACIA ens statusregister. Detekterer CPU en at dette register er tomt, og ACIA en således er klar til at modtage data skal der kunne laves et chipselect. I dette tilfælde anvendes sidstnævnte princip, hvorfor det aktivt lave IRQ-ben (7) forbindes til d via en pull-up modstand. ACIA en har 3 chipselect ben, hvoraf det ene (u ) anvendes, medens de to andre CS1 og CS2 forbindes til stel. Følgende signaler anvendes til at lave (u ): Register Select 8 Gruppe 12 d.27. april 2003 kl. 15.7

9 7 ¹ Ÿ Ÿ Ÿ Ÿ Ÿ DEN SERIELLE FORBINDELSE VMA Valid Memory Adress er en udgang fra CPU en, der indikerer at der er en gyldig adresse på adressebussen. VPA Valid Peripheal Adress er en indgang på CPU en, der indikerer til denne at en perifær enhed ønsker en synkroniseret bus cyklus LDS Lower Data Strobe indikerer at det er den lave byte på databussen, der tilgår ACIA en. Disse signaler anvendes i et logisk udtryk, der genererer chipselect: + u + ~ ž d n + 7 Ÿ d z + ž + d z + (1.7) Ÿ ( Ÿ ( É + (1.8) Selekteringen af ACIA kommer altså til at bestå af en adressering af kredsen (VPA) samt VMA. Disse to signaler er en del af CPU ens synkrone bus. VMA er et svar fra CPU en når denne har modtaget en VPA. Da CPU en poller på denne kreds generer den også selv et VPA (se udtryk to i 1.7). serielt interface/rs232 RS232 standarden beskæftiger sig med såvel det mekaniske som det elektriske interface mellem de to enheder, der foretager en seriel datatransmission. Ydermere defineres også en protokol for hvorledes de to enheder skal kommunikere. Det elektriske aspekt Hvad det elektriske aspekt angår skal der defineres nogle andre logisk høje og lave spændinger med niveauer passende til transmission. Ifølge standarden anvendes følgende niveauer[clements97, side 78]: d Å : w d til w d d : w d til w d d Å V : d til d d V 7 : d til d Dette giver en DC noise immunity på d, hvilket er 5 gange så meget som for TTL niveauer og tilstrækkeligt til at signalet ikke korrumperes under transmission. Til at konvertere mellem TTL og RS232 niveauer anvendes en line driver og tilsvarende line receiver. Begge disse er indbygget i MAX232 kredsen(her skal citeres til datablad). Det mekaniske aspekt Ifølge RS232 standarden skal der anvendes en 25-way D connector[clements97, side 76]. Her anvendes dog en 9-way D-connector og den i standarden angivne pin out[clements97, side 77] kan derfor ikke anvendes. Der vil ikke blive gået nærmere i dybden med mål og udseende af connectoren. RS232 protokollen RS232 standarden blev introduceret så tidligt som 1969 og har siden gennemgået en del revisioner. Den blev defineret til en forbindelse mellem et modem og en computer. I RS232 terminologi benævnes disse Data Communication Equipment(DCE) og Data Terminal Equipment(DTE). I dette tilfælde er det dog to DTE er (M68K og PC), der skal forbindes. RS232 protokollen består af en handshake funktion mellem de to DTE/DCE. Dette handshake involvere følgende signaler: Gruppe 12 d.27. april 2003 kl

10 KAPITEL 1. DESIGN AF MINIMUM SYSTEM RTS står for request to send og er defineret som et signal fra DTE en til DCE en om at førstnævnte ønsker at påbegynde en datatransmission CTS står for clear to send og er et svar fra DCE en på RTS. Svaret indikerer at modemet er klar til at modtage data DTR står for data terminal ready og er et signal fra terminalen til modemet om, at transmissionlinien er åben og DTE en er klar til at modtage data. Denne funktionalitet er ikke påkrævet i dette tilfælde og i stedet forbindes RTS og CTS til hinanden. På denne måde får DTE en svar på dens RTS-signal, og der er konstant handshake. Der skelnes mellem simplex-, half-duplex-og full duplex-kommunikation.i dette tilfælde anvendes full duplex, således at der er mulighed for at skrive til ACIA ens Recieved Data Register(RDR) samtidig med at der læses fra dens Transmitter Data Register. Der er altså tale om to DTE er, der skal kommunikere i full duplex. Dette betyder ifølge RS232 standarden, at received data og transmitted data skal krydskobles[clements97, side 76]. Derfor forbindes R1OUT på MAX232A til pin 3 på connectoren, og T1OUT til pin 2. Der henvises til [9wayd] for en oversigt over pin-put for en 9-way D connector. 10 Gruppe 12 d.27. april 2003 kl. 15.7

11 ã ã å æ ý û û û õ õ ÿé û 1.6. DEN SERIELLE FORBINDELSE ã è ø æ ã æ æ ã å æ æ æ æ ã ã å å æ æ ä æ æ æ æ ã è å æ æ æ æ ã ø å æ æ æ æ ã ä æ æ æ æ æ ã ä å æ æ æ æ ã ä ä æ æ æ æ ã ä é æ æ æ æ æ æ æ æ æ æ æ æ ÒÔ ÒÒ ÔÔÔ Ô ú ÔÔÔ Ôû ø ö ÔÔÔ Ô ü ÔÔÔ Ôý ÔÔÔ Ô ÔÔÔ Ô ÔÔÔ Ô ú ÔÔÔ Ôû ø ÔÔÔ Ôö ü ÔÔÔ Ô ý ÔÔÔ Ô ÔÔÔ Ô ô ü ö è ô ü ö ø ÔÔÔ Ò ô õ ö ê ë è ì íî ø ïðí ùú ñ ò û ë ø ó ö ü ý þ ô õ ö è ô ðô õ ö ÿ ô õ ö ø ô ðô õ ö ô õ ö ç ÿ ô õ ö å ÕÖ ÕÕÕÕÕ ÖÖÖÖÖÖ Õ ØØ ØØ ØØ ØØ ØØ ØØ ØØ õ é ØØ õ ØØ ùú ØØ û ø ØØ ö ü ØØ ý ØØ þ ââ áá ââ áá ââ áá ââ áá ââ áá ââ áá âá õ âá âá é âá âá õ âáù âá ô âá âá þ âá ââ áá ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÚÚ ÙÙ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ Û é Û ÜÜ ÛÛ ÜÜ ÛÛ ÜÜ ÛÛ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ Ý õ Ý ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ ÞÞ ÝÝ àà ßß àà ßß àà ß õ ß àà ßß àà ß ô ß àà ßß àà ßß àà ßß àà ßß àà ßß àà ßß àà ßß àà ßß Figur 1.1: Memorymap over diktafonen ã ä æ æ æ æ ç ã ä å æ æ æ ç ã ä ä æ æ æ è ã ä é æ æ æ è Gruppe 12 d.27. april 2003 kl

12 KAPITEL 1. DESIGN AF MINIMUM SYSTEM Figur 1.2: Input og output signals Figur 1.3: Diagram over clock-generator RESIN CT REF RST RST SEN TL7705A Figur 1.: Diagramtegning af en TL7705AC 12 Gruppe 12 d.27. april 2003 kl. 15.7

13 1.6. DEN SERIELLE FORBINDELSE VCC U R 100k C1 10u C2 100n U1 RESIN CT REF SEN TL7705A RST RST 6 5 R6 10k R1 100k D1 BAT85 D2 BAT85 R2 100k Reset* M68k Halt* M68k Figur 1.5: Diagram af Halt/Reset kredsløb Gruppe 12 d.27. april 2003 kl