Post-layout signal integritetsanalyse med OrCAD Signal integritet (SI) analyse udføres nemt og hurtigt i en PCB Editor board fil med OrCAD Signal Explorer der er en del af OrCAD PCB Designer Professional. Ved at udføre SI analyse på printet eller del af printet fjernes en potentiel fejlkilde som kan være svær at finde i tilfælde af at der opstår fejl på printet. Nogle faktorer kan undersøges på det færdige print, men OrCAD Signal Explorer kan anvendes til såvel pre-layout som post-layout analyse. I pre-layout analysen undersøges det om signal kvaliteten påvirkes af faktorer som banernes impedanser termineringer og deres størrelse og type (parallel, serie mv.) samt om terminering er nødvendig krydstale fra andre net banernes længde - før og efter terminering skedulering, hvordan banerne routes hvis der er mere end 2 komponent ben i nettet Post-layout analysen, som beskrives dybere herunder, bruges til verificering af resultaterne fra pre-analysen i forhold til den aktuelle routing, specielt hvis der er gået på kompromis med nogle regler kan virkningen heraf undersøges. Under pre-layout SI analysen vil de færreste undersøge betydningen af antal indsatte viaer, impedans diskontinuitet pga. manglende reference planer under dele af banerne eller betydningen af hvilke lag routingen foretages på. En post-layout analyse vil også hurtigt afsløre om der er unødvendige stubbe, viaer, forbindelser der ikke er routet færdigt eller om nettet er routet uden hensyntagen til den ønskede skedulering. Med post-layout analysen er det muligt at afsløre forkerte termineringsværdier impedans diskontinuitet pga. routing over åbninger i kobberlag baner med forkert impedans for lange afstande til f.eks. serieterminering signaler routet for langt på yderlag stubbe unroutede banestykker Mange af disse kan selvfølgelig også fanges vha. korrekt opsatte design regler (constraints) i PCB Editor. Denne note omhandler post-layout analysen og forklarer hvor nemt det er. Funktionaliteten tager udgangspunkt i OrCAD Signal Explorer men principperne og metoderne dækker alle udgaver af Signal Explorer. Grundfunktionaliteten er at "extracte"/udtrække topologier fra boardet. En topologi er en grafisk repræsentation af et net bestående af routede forbindelser (striplines, microstriplines, viaer), unroutede forbindelser (tlines), komponenter (drivers, receivers, termineringer mv.) Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 1 af 12
På billedet på forrige side er vist et net repræsenteret i OrCAD/Allegro PCB Editor som baner, viaer, unroutede forbindelser og komponent ben. På næste side ses det samme net repræsenteret som en topologi i OrCAD Signal Explorer Denne beskrivelse forklarer hvordan et board i OrCAD / Allegro PCB Editor kan opsættes til SI analyse. De første afsnit gennemgår den indbyggede opsætnings wizard. En anden mulighed er at springe direkte til "Sådan udtrækkes topologien for nettet" på side 5 hvorefter topologien vises med standard modeller, hvis ikke topologien vises vil et vindue vise hvilke opsætninger der skal foretages. Sidst i dokumentet er en FAQ samt en række tips og tricks Opsætning af SI parametre Først skal der opsættes nogle SI parametre for boardet og særligt for de net der ønskes analyseret. Der findes en wizard der hjælper med denne opsætning. Vælg Setup SI Design Setup Her vælges hvad der ønskes konfigureret, med mindre der er et specifikt ønske om en enkelt kategori er det en god ide at lade alle muligheder være udvalgt. Tryk på Next for at komme videre Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 2 af 12
Nu vælges de net som ønskes analyseret, baseret på dette foretages efterfølgende laves på de relevante komponenter i designet. Listen over net kan filtreres vha. wildcard som * og? i Xnet filter feltet. Opsætning af Power / Ground net Denne opsætning kan laves direkte fra Logic Identify DC Nets Følges wizard fra tidligere Tryk på Next yderligere 4 gange for at komme frem til "Setup Power and Ground Nets" De opsætninger der springes over omhandler opsætning af stier til simuleringsmodeller, filnavne på disse og opsætning af arbejdsdirektorier. Opsætningerne vil typisk ikke kræve nogen ændringer. Det er dog værd at sikre sig at ens simuleringsmodeller er placeret i et af de viste model direktorier (efter første tryk på next) Under "Setup Power and Ground Nets" er det vigtigt at få sat de korrekte spændingsniveauer op således at SI analysen er baseret på korrekte reference spændinger. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 3 af 12
Opsætning af komponent klasser og tildeling af simuleringsmodeller Komponenter opdeles i 3 klasser som afgør hvilken type simuleringsmodel der skal anvendes 1. IC: Aktive komponenter som f.eks. driver eller receiver der ofte er repræsenteret med ibis modeller 2. Discrete: Passive komponenter som modstande, kondensatorer, spoler mv. der anvender spice modeller 3. IO: Konnektorer der anvender spice eller s-parameter modeller Denne klassificering kan angives under "Setup Component Classes" sektionen af wizarden. Tryk på Next 2 gange for at komme videre til "Setup Component Classes" Efter første Next er der mulighed for at gennemse stackup opsætningen, foretage rettelser til den eller importere en stackup ind. Det er vigtigt at den opsatte stackup er korrekt da simuleringsresultaterne for banerne (striplines og microstrip lines) beror på denne opsætning. Se mere information omkring dette emne under "Lagopbygning / stackup / cross-section design i forbindelse med Signal Integrity" afsnittet på side 8 Her kan komponenter udvælges således at typen kan ændres. Typen kan konfigureres fra CIS komponentdatabase vha. en property der i OrCAD Capture skal hedde CLASS og have en af værdierne IC, IO eller DISCRETE. Tildeling og oprettelse af simulerings modeller Tildeling af simuleringsmodeller kan foregå direkte fra Analyze Model Assignment Anvendes wizarden og der er komponenter på de valgte net der mangler en simuleringsmodel vises Assign Models to Components dialogen som en del af wizarden. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 4 af 12
I denne dialog markeres komponenter og modeller tildeles eller oprettes. For de discrete komponenter vil det i de fleste tilfælde være nok at vælge Create Default Models for All Discretes. Undtagelsen er f.eks. for modstands pakker (f.eks. 4 modstande i et footprint) hvor modellen skal gennemses for at sikre at opsætningen af komponent ben i modellen passer med organiseringen af de enkelte modstande i pakken. De sidste step i wizarden inkluderer oprettelse af differential pairs, valg af simuleringstype og simulator (vælg tlsim). Efter afslutningen af wizarden kan topologierne for de valgte net nemt udtrækkes fra boardet. Hvis der er IC/IO komponenter hvor der ikke er tilknyttet modeller anvendes standard modeller fra de medleverede biblioteker. Sådan udtrækkes topologien for nettet Tools Topology Extract (OrCAD PCB Editor, i Allegro PCB Editor er det Analyze Probe) Vælg herefter det net som ønskes analyzeret i listen eller klik på nettet på boardet. Hvis den aktuelle routing med baner og viaer ønskes simuleret vælges Include Routed Interconnect Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 5 af 12
Tryk på View for at få vist topologien For at påtrykke stimuli højreklikkes på TRISTATE for en buffer model og vælges Stimulus Herefter køres simuleringen nemt vha. Analyze Simulate eller Parametre ændres nemt, et enkelt klik på dem og skriv den nye værdi efterfulgt at Enter. I den viste topologi er seriemodstanden alt for stor og samtidig er afstanden fra driveren (U5) til termineringen meget lang (TL_4+ TL_5 + TL_3) ~ (4mm + 0.45nS + 0.9mm) ~ 70mm. Læs under "Skift mellem delay og længde visning for tlines i Signal Explorer" på side 9 hvordan længder vises i stedet for delay i Signal Explorer. Herefter kan disse ændres, klik f.eks. på delay/længde og skriv den nye værdi. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 6 af 12
Andre forhold kan spille ind, i det viste eksempel en række forskellige impedanser som resultat af forskellige banebredder, unroutede elementer, viaer der ikke anvendes mv. Efter oprydning og antagelser omkring en anden form for routing ser topologien ud som vist herunder (kortere afstand til terminering, ingen viaer mellem U5 og terminering samt en næsten konstant impedansværdi på ~60ohm for banerne.) Efter ændringerne køres en ny simulering for at verificere om signal kvaliteten lever op til kravene, simuleringsresultatet for ovenstående topologi er vist herunder. PCB designet skal nu ændres således at det lever op til kravene angivet i topologien ovenfor, dvs. max. 5mm til termineringen R5 og banerne skal routes med en bredde svarende til ca. 60ohm. Herefter kan topologien igen udtrækkes fra printet og en analyse kan verificere resultaterne. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 7 af 12
FAQ Lagopbygning / stackup / cross-section design i forbindelse med Signal Integrity I forbindelse med opsætning af dielektrikum, loddemask mv. under cross-section dialogboksen i PCB Editor og/eller Signal Explorer har Ron Dallas, Terradyne Inc. lavet et paper "Cadence Stackup Setting for Signal Integrity" til CDNLive i 2006. Det beskriver de forskellige opsætninger og giver en god forståelse for principperne bag parametrene. http://www.cdnusers.org/portals/0/cdnlive/na2006/pnp/pnp_147/147_paper.pdf Hvorfor vises der ikke impedans på den udtrukne topologi Hvis ikke den beregnede impedans for microstrips og striplines vises på toplogien kan det skyldes at autosolve er sat til off. Dette kan ændres ved at sætte autosolve = On under Parameters fanebladet ude til højre i Signal Explorer. "Field solution failed for VIA_ " Hvis der ved extract af topologi kommer denne besked skyldes det at field solveren til via modellering anvender en metode der ikke er understøttet af den anvendte licens. Dette kan ændres ved at vælge Analyze Preferences InterconnectModels Via Modeling Setup Herefter angives Model Option = Closed Form og trykkes OK indtil alle dialogbokse er lukkede. Efter ændringen fungerer Topology extract for nettet inkl. vias, routede forbindelser mv. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 8 af 12
Skift mellem delay og længde visning for tlines i Signal Explorer Denne visning skiftes nemt i Signal Explorer under Parameters fanebladet ude til højre. Udfold Circuit og sæt tlinedelaymode=length Dette kan også ændres permanent inde fra user preference editoren i PCB Editor I PCB Editor: Setup User Preferences Signal Analysis og sæt checkmark i sigxp_length_mode Standard længdeenhed i Signal Explorer Ønskes længder i Signal Explorer altid vist i millimeter kan dette styres vha. en environment variabel i site.env eller env filen med opsætninger. Her skrives set sigxp_alternate_units "millimeters 4" Det betyder at længder vil vises i millimeter og med 4 decimaler. Impedans af ideelle transmisionslinjer (tlines) I forbindelse med Topology extract er det muligt at udtrække den topologien som værende unrouted. Det betyder at der anvendes transmissionlinjer med en standard impedans. Er nettet kun delvist routed vil de unroutede dele af forbindelsen også udtrækkes som værende med tlines. Som udgangspunkt anvendes en impedans på 60 ohm for tlines men den kan nemt ændres til en anden værdi, f.eks. 50ohm. Tilsvarende kan impedansen for koblede tlines (differential pairs) indstilles samme sted. Vælg Analyze Preferences InterconnectModels og angiv i dialogboksen Default Impedance og Default Diff- Impedance. Bemærk at der i samme vindue kan indstilles en række andre parametre der vedrører hvordan net udtrækkes og simuleres. Angivelse af simuleringsmodeller for komponenter uden modeller Ud fra ben typen i board filen tildeles automatisk en simuleringsmodel såfremt der ikke er angivet en model for komponenten/benet. Standard modellerne angives under Analyze Preferences DevicesModels Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 9 af 12
Sådan identificeres impedans diskontinuitet Specifikationerne i mange datablade foreskriver i dag at impedanstilpassede signaler for at sikre og garantere korrekt kvalitet. I de fleste tilfælde anvendes en fast banebredde på et net for at opnå denne ønskede impedans. Ofte routes sådanne forbindelser tidligt i printudlægningsfasen hvorefter der tages hånd om øvrige forhold på printet. Det kan resultere i udskæringer i kobberområder/planer under de impedanstilpassede signaler. Resultatet er en anden impedans, hvilket kan resultere i problemer hvis ikke det opdages og efterfølgende tilrettes. Denne impedansændring kan nemt og hurtigt findes i forbindelse med udtrækning af topologier med Signal Explorer. For at få beregnet impedansen af banerne over udskæringer i kobber skal følgende indstillinger ændres Setup Cross-section og fjern checkmark i Shield ud for plan lagene Sæt checkmark i Setup User Preferences DRC Delay use_accuracy_delay_calculation Udtræk nu topologien med Tools Topology extract Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 10 af 12
Ovenstående viser klart de forskellige impedansovergange som funktion af manglende reference planer under dele af det routede net. Anvendes topology extract uden de ovennævnte indstillinger vil topologien se ud som vist på næste side Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 11 af 12
Resultaterne der vises er lidt kantede i stedet for pæne kurver Waveform vieweren SigWave i Signal Explorer viser resultater med en default opløsning der også styrer field solverens opløsning. Formålet er at få ekstremt hurtige resultater under "hvad nu hvis analyserne" og derefter skifte opløsningen når det er nødvendigt. Opløsningen ændres i Signal Explorers Analyze Preferences Simulation Parameters Waveform Resolution Sæt den f.eks. til 10pS og kør simuleringen igen. Som det ses af nedenstående giver en højere resolution en mere præcis visning. Men i forbindelse med ""hvad nu hvis" analyser er det ofte principper der skal eftervises/undersøges og ikke opløsningen af resultaterne der er det vigtigste. The following are trademarks or registered trademarks of Cadence Design Systems, Inc. 555 River Oaks Parkway, San Jose, CA 95134 Allegro, Cadence, Cadence logo, Concept, NC-Verilog, OrCAD, PSpice, SPECCTRA, Verilog Other Trademarks All other trademarks are the exclusive property of their prospective owners. NOTICE OF DISCLAIMER: Nordcad Systems A/S is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this feature, application, or standard, Nordcad Systems A/S makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Nordcad Systems A/S expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any warranties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose. Nordcad Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 12 af 12