ORCAD Digital U1A er en tæller. Den får clocksignaler ind på ben 1. På ben 2 er der en reset-funktion.

Transkript

1 OR igital OR OPGER IGITL.) yg dette kredsløb op: er må kun bruges komponenter fra underbiblioteket /pspice/ Stel, findes ved klik i højre side, og i biblioteket Source. og R findes i Pspice / nalog. 7 i Pspice / Eval U 7 R 8 u lk U 7 U er en tæller. en får clocksignaler ind på ben. På ben er der en reset-funktion. Udgangene skal have et lille stykke wire. Og de mærkes med til. ( Knappen Netalias N i højre side. ) Nu er det bare sådan, at en tæller der bliver tilsluttet strøm, kan have en tilfældig værdi på udgangen. vs. simuleringsprogrammet ikke ved, hvad udgangene er fra begyndelsen. Hvis ikke man aktivt vil addere en kort reset puls til kredsen, kan man i simuleringsopsætningen klikke fanebladet options. ælg Gate level Simulation, og Initialize all flip flops to: vælges. vs. alle tællerens udgange ( den er bygget op af Flip Flops ) starter med at være e rene digitale signaler vises i et specielt vindue. Har diagrammet fået Netnames på ledningerne, ses de i resultatvinduet. f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

2 OR igital U:.. s ms ms ms ms (LK) (R:) Prøv at zoome ind på de digitale signaler. et ses, at nogle er lidt tidsforsinket!! Forklar!.) For at øge indgangsmodstanden i en TTL-gate, kan følgende kredsløb bruges!! dc N U R k 7 R k u Transistoren er koblet som emitterfølger. lk U 7 U 79 f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

3 OR igital.) Prøv nu med en iglock i stedet for den selvbyggede oscillator dc u N U R 7 k R k lk U 7 U 79 OFFTIME =.us STM ONTIME =.us LK ELY = STRTL = OPPL = dig Source / iglock Graferne ser således ud: U: IG.9us 8.us.us.us.us.us Prøv nu at indstille Worst ase for propagation delay Simulation settings / Options / Gate Level Simulation. f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

4 OR igital Graferne Zoomet ind!! U: IG.9us.us.us.us.7us.78us Gain. I biblioteket /Pspice / M findes nogle specielle komponenter. er en, der hedder Gain. en kan bruges til at lave en impedanskonverter. vs. høj input-modstand, og lav udgangsmodstand. obbeltklik på komponenten, og lav forstærkningen om til gang i regnearket. Gain / M Uc n U Uout R k 7 Hazard.) Simuler dette kredsløb: OFFTIME =.us STM ONTIME =.us LK ELY = STRTL = OPPL = dig U 7 Inv U7 78 Uout Source / iglock Eksempel på graf: f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

5 OR igital IG IN UOUT 7.us 7.us 8.us 8.us 8.8us 9.us 9.us.us Tænd ursoren, og der kommer høj, lav, falling, rising indikeringer i venstre side, når cursoren flyttes. JK-Flip Flop.) Opbyg en JK-FF, en 77 / Eval lock-signalet er en iglock / Source J og K holdes høje med en $_ / Source. en gemmer sig under PWR-knappen i højre side. OFFTIME = us STM ONTIME = us LK ELY = STRTL = OPPL = lock STM S J LK K Reset U not 77 Flip Floppen skal have en reset-puls, så man ved, hvor den står efter power-on. et kan laves med en generator kaldet STIM / Source JK-FF ens reset er aktiv lav. er ønskes at Reset holdes lav i us. obbeltklik på komponenten, og indtast ommand s, Scroll hen til ommand og indtast u Graferne: LOK NOT RESET s.ms.ms.ms.ms.ms f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

6 OR igital Orcad -FF.) yg følgende skifteregister lavet med -FF: ( Hi findes i PWR i højre side, + biblioteket Source ) vs. en konstant olt. U U OFFTIME =.us STM ONTIME =.us LK ELY = STRTL = OPPL = LK U U U lk LK 77 LK 77 LK 77 LK Husk at sætte Edit Simulation Settings / Options / Gate Level Simulation at bestemme FF til at være fra starten. lternativ skal der bruges en speciel clock generator til at lave en kort resetpuls. Graferne ser således ud! s us us us 8us us.) Prøv så at opbygge følgende, der er en 8 bit skifteregister. OFFTIME =.us STM ONTIME =.us LK ELY = STRTL = OPPL = 8 U8 E F LKG H 7 9 Og graferne er som følger: f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side af 8

7 OR igital LK U8: U8: U8: U8: U8:E U8:F U8:G U8:H s us us us 8us us.) Nu opbygges en tæller af -FF U 77 U U U OFFTIME =.us STM ONTIME =.us LK ELY = STRTL = OPPL = LK LK 77 LK 77 LK 77 Start med at sætte Markers på fra enstre LK s us us us us f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side 7 af 8

8 OR igital RR-netværk.) Undersøg dette kredsløb R k RR-netværk R8 k R9 k R k R k R k R k R k R k U - + R7 OPMP k OUT Uout Uin 7 U 9 LK POLRITY er skal bruges en 79 i OR i stedet for, der ikke kan simuleres!!!!! Signal-bus.) Læg mærke til US-forbindelsen!!! ussen overfører signaler. STM S a[:] a a a a U 7 Uout STM skal indstilles. obbeltklik på den, for at åbne dens regneark. Scroll hen til ommand: Indtast tiden, og bitmønsteret, der skal genereres! f: alle Thorø Udskr Fil:Orcad Opgaver igital.doc Side 8 af 8