Appendiks MAN Diesel & Turbo ME - Control panel

Transkript

1 Appendiks MAN Diesel & Turbo ME - Control panel 56

2

3 Indholdsfortegnelse 11 APPENDIKS DEL Alteras vejledninger om forsyningsplaner Z target den ønskede for forsyningsnetværket Forholdet mellem kondensatoren og et strøm træk Kondensatorens resonansfrekvens Antiresonans Plankapacitet Big-V modellen Boundryscan test Ændringer på test-pcb i forhold til udleveret PCB DEL Test-PCB assembly tegning og diagram Beregning af plankapacitet for afkoblings-pcb S-parametre Måling af planresonans LITTERATURFORTEGNELSE BØGER Bog 1: Lee W. Ritchey: Right The First Time Volume One Bog 2: Daniel Fleisch: A students guide to Maxwell s Equations Bog 3: Madhavan Swaminathan & A. Ege Engin: Power Integrity Modeling And Design For Semiconductors And Systems ARTIKLER OG RAPPORTER Art 1: Dr. Mikhail Popovich: High Performance Power Distribution Networks with On-Chip Decoupling Capacitors for Nanoscale Integrated Circuits DATABLADE Dat 1: Altera: Cyclone IV Decive Family Pin Connection Guidelines Dat 2: Altera: Cyclone IV Device Handbook Vol Dat 3: Altera: Cyclone IV Device Family Pin Connection Guildelines Dat 4: MAN Diesel & Turbo PCB Specifikation: Dat 5: Analog Deviece: ADUM1412B Datasheet Dat 6: Agilent: Ultra low impedance measuremnt ORDFORKLARING TIDSPLAN BILAG FPGA FORSYNING UDLEVERET PCB FPGA FORSYNING TEST-PCB FPGA FORSYNING MED OG UDEN FERRIT KERNE BELASTNINGSKONDENSATORER

4 11 Appendiks 11.1 Del Alteras vejledninger om forsyningsplaner Altera skriver i pin connection guildelines følgende: Use an isolated linear or switching power supply with ± 3 % maximum voltage ripple. It is advised to keep this pin isolated from other VCC for better jitter performance. In Cyclone IV GX devices, these pins can share the same regulator as VCCA_GXB and VCCH_GXB with a proper isolation filter. 5 Og som note: PLL power supply may originate from another plane on the board but must be isolated using a ferrite bead or other equivalent methods. If using a ferrite bead, choose an 0402 package with low DC resistance, higher current rating than the maximum steady state current for the supply it is connected to(vcca or VCCD_PLL) and high impedance at 100 MHz. 6 Et blokdiagram beskriver, hvordan forsyningsnetværket bør se ud: Figur 41 - Alteras forsyningsnetværk diagram På det udleverede PCB leves der op til ovenstående krav. På test-pcb et er ferritkernerne fjernet og de adskilte planer (de gule bobler) sammenlagt til ét, dog uden at blive flyttet fra de oprindelige lag i PCB et. 5 Dat 1- s Dat 1- s

5 Z target den ønskede for forsyningsnetværket Z target beskriver den impedans i frekvensdomænet, hvorved den maksimalt tilladte spændings ripple ikke overskrides, så længe den effektive impedans Z eff ikke overskrider Z target. Z target er baseret på Ohm s lov og foreskriver, at forholdet mellem strøm og spænding skal være lig impedansen af PDNnetværket. Z target beregnes som: ( ) Hvor V cc er forsyningsspændingen, %rippe er den tilladte maksimale ripple i procent og I max er den maksimale transientstrøm. I max multipliceres med 0.5, fordi det antages, at det gennemsnitlige strømtræk modsvarer halvdelen af det maksimale strømtræk Forholdet mellem kondensatoren og et strøm træk Kondensatoren er i stand til at levere en vis mængde strøm i en periode og defineres som: Ligning 1 - Kondensatorens strøm Hvor er strømmen i en periode, C er kondensatorens kapacitet, er ændring i spænding og er tidsrummetmed strømtræk. 59

6 Kondensatorens resonansfrekvens Kondensatorens fysiske opbygning indebærer, at der opstår parasitisk induktans og modstand. Figur 42 præsenterer en illustration af en kondensator monteret på PCB. SMD kondensator RESR C Lodde ø LESL Top plan Dielektrikum Via Vcc plan GND plan Bund plan Figur 42 - Kondensatorens opbygning PCB et består af et topplan, to indre planer og et bundplan, alle adskilt af et dielektrisk materiale med permeabiliteten ε r. Kondensatoren er monteret på loddeøer og har igennem to via er forbindelse til GND-planet og VCC-planet. Øverst i højre hjørne er indført et ækvivalent diagram for kondensatorens parasitiske modstand (R ESR ) og induktans (L ESL ). Disse opstår i selve kondensatoren og kan som udgangspunkt ikke ændres, men man kan sørge for at undgå yderligere bidrag ved at anvende loddeøer og via er der med særlig lav induktans. Resultatet af parasitterne er, at kondensatoren vil opføre sig som en svingningskreds i resonansfrekvensen, hvor Z C går mod 0. Resonansfrekvensen findes som vist i Ligning 2 og skitseret på Figur 43. Impedans (Ω) Ligning 2 - Kondensatorens resonansfrekvens Frekvens (Hz) Fc Figur 43 - Kondensatorens resonansfrekvens 60

7 Antiresonans Et PDN-netværk afkobles ofte med flere forskellige størrelser kondensatorer, som typisk parallelkobles for at holde PDN-netværkets impedans lav. Kondensatorer har, afhængig af størrelsen, forskellige resonansfrekvenser; to kondensatorer C 1 og C 2 i parallelkobling(hvor C 1 >> C 2 ) vil have resonansfrekvenser relativt langt fra hinanden, således at fænomenet antiresonans opstår. Årsagen er, at kondensatoren over resonansfrekvensen virker som en spole, så hvis de to kondensatorers resonansfrekvenser ligger tilstrækkeligt langt fra hinanden, vil C 1 vierke induktivt og C 2 kapacitivt. Der opstår med andre ord et LC-led med en impedans gående mod uendelig. På Figur 44 ses en illustration af en antiresonans,. Antiresonansen kan nedbringes ved at indføre kondensatortyper med lav ESL monteret på lodde øer med lav induktans. Kondensatorer med lav ESR monteret på loddeøer med høj induktans giver høj antiresonans. Høj induktans og lav modstand resulterer i et parallelt LCled med en høj qulity-faktor Q. Antiresonans C1 C2 Impedans (Ω) Ztarget f1 f2 Frekvens (Hz) Figur 44 - antiresonans Ligning 3 - Quality factor Amplituden af antiresonansens impedans forstærkes med Q, hvorfor kondensatorer med lav ESR bruges på loddeøer med lav induktans. Ud over at tage ovenstående forholdsregler kan antiresonansen nedbringes ved at sikre, at der ikke er for stor forskel i de parallelkoblede kondensatorers kapacitet. Hvis C 3 har værdien C 1 >C 3 >C 2 og tilføjes i parallel med C 1 og C 2, vil amplituden af antiresonansen falde. Figur 45 illustrerer effekten ved at tilføje en kondensator med en kapacitet mellem C 1 og C 2. 61

8 C1 C3 C2 Impedans (Ω) Antireson ans Ztarget f1 f3 f2 Frekvens (Hz) Figur 45 - Antiresonansen bragt ned med C 3 Antiresonansfrekvensen kan beregnes som følger: Ligning 4 Antiresonansfrekvens for en kondensator koblet på et plan Hvor f AR er antiresonansfrekvensen, L ESR er kondensatorens ækvivalente seriemodstand, C er kondensatorens kapacitet og C p er kapaciteten for de planer, kondensatoren er koblet til. 62

9 Plankapacitet En kondensator består af to, eller flere, ledende planer placeret tæt på hinanden og adskilt af et dielektrikum. Når to planer på et PCB er adskilt af f.eks. et FR4 materiale, opstår en kondensator. Kapaciteten er bestemt af planernes areal, afstanden mellem planerne og dielektrikumets permativitet. Figur 46 viser en sådan principskitse af plankapacitet. Areal Afstand (dielektrikum) Kobber planer Figur 46 - Illustration af plankapacitet Kapaciteten kan beregnes som følger: Ligning 5 Plankapacitet Hvor er kapaciteten i farad, er dielektrikummets permativitet, er permativiteten af vakuum, er arealet af planerne og er højden af dielektrikummet. Af Ligning 5 fremgår, at kapaciteten stiger, hvis afstanden mellem planerne mindskes eller hvis arealet forøges. Det kan udnyttes ved designet af forsyningsplanerne: arealet gøres stort og planerne placeres, således at det ene lag ligger direkte over det andet uden at være adskilt af andre. Plankapaciteten kan betragtes som en tilnærmelse af en ideel kondensator, fordi parasitterne typisk opstår i til ledninger og den omgivende fysiske opbygning, og eftersom komponenter, der afkobles af plankapaciteten, placeres direkte på planet, bliver parasitterne minimale. Da resonansfrekvensen for en kondensator er direkte konsekvens af parasitinduktansen og - modstanden, vil kapaciteten mellem planerne få en resonansfrekvens, der ligger højere end for traditionelle kondensatorer. Derfor vil plankapaciteten som beskrevet være oplagt som afkobling af høje frekvenser. 63

10 Big-V modellen Big V-modellen er i modsætning til Alteras afkoblingsmodel, hvor der sigtes efter lavimpedans for hele frekvensområdet, baseret på afkobling med kapaciteter af samme størrelse. En illustration af impedanskurven for Big V modellen ses på Figur 47. Impedans (Ω) Frekvens (Hz) Figur 47 - Impedanskurve for Big-V modellen Denne afkoblingsmetode tager ikke højde for at holde impedansen lav i hele frekvensområdet og derfor overskrides Z target muligvis i hele den valgte afkoblingskondensators frekvensbånd. 64

11 Boundryscan test Boundry scan test er en række test der kan udføres på test-pcb et. Disse tests kan afsløre om der er kortslutninger eller om der er fejl på forbindelser, testen tager udgangspunkt i test-pcb ets netlist (genereret fra Orcad Capture). Da nogle af de tests der udføres skifter mange I/O ben samtidig f.eks. low voltage differential signas (LVDS) testen, vil PDN-netværket også blive sat på en prøve. Hvis der opstår for meget power/ground bounce vil testen fejle. Udvalgte test er vist her under: Infrastructure (JTAG chain test): JTAG chain test kan stille krav til PDN-netværket, men i dette tilfælde er det kun FPGA en der indgår i testen så det forventes ikke at skabe problemer. Testen er alligevel vigtig da den afsløre om der er kan kommunikeres til FPGA en. Figur 48 viser at testen er godkendt. Figur 48 - JTAG chain test Interconnection test (JTAG net og pin test): Denne test tester for kortslutninger og ben der ikke er forbundet korrekt. Interconection involvere et stort antal I/O ben og kan derfor skabe power/ground bounce. Hvis det skaber problemer er det muligt at lave et bit mønster der testes efter, for at reducere antallet af ben der bruges samtidig. Da denne test er auto genereret vides det ikke om alle ben testes samtidig, eller om der er indført et bit mønster. Resultatet af testen er godkendt og vist Figur

12 Figur 49 - Interconnection test LVDS (low voltage differential signal test): For at lave denne test er test-pcb ets transmitter og receicer forboundet igennem et loop back kabel, på den måde kan der testes for om det er muligt at sende og modtage data. Testen udføres ved at give en puls som udgangssignal fra transmitteren og se om den bliver modtaget på receiveren. Denne test stiller krav til PDN-netværket. Figur 50 viser at testen er godkendt. Figur 50 - LVDS test 66

13 Clock test: Denne test bekræfter at clock frekvensen er som forventet, i dette tilfælde 100 MHz. Figur 51 viser at clock testen er godkendt, med en clock på MHz. Figur 51 - Clock test Der er udført flere test end der er vit her, de kan findes på USB. Board ID IC16(TC72) temperature sencor ID Temperature sencor read ID IC17 PCBA info_program data PCBA verify after programming Verify before programming IC19 configuriation on flash chip erease IC19 configuration on flash program data IC19 configuration on flash verify after programming IC19 configuration on flash before programming IC19 read configuration flash ID Infrastructure JTAG chain test Interconnection JTAG net and pin test LVDS check with loop cable LVDS chech without loop cable Measure 100_clk on IC1 pin B3A Measure 100_clk on IC1 pin B8A Measure 100_clk on IC1 pin REFCLK0 Measure 100_clk on IC1 pin REFCLK4 67

14 Ændringer på test-pcb i forhold til udleveret PCB Som beskrevet er der foretaget en række ændringer på test-pcb et i forhold til det udleverede. På det udleverede findes i alt syv forskellige forsyninger med fire spændinger, hhv. 1.2, 2.5, 3.0 og 3.3V. Forsyningerne er delt op som følger 7 : 1V2_VCCD_PLL Digital forsyning til PLL-kredsløb 1V2_VCCint Forsyning til interne logiske kredsløb 1V2_VCCL_GXB Forsyning til transceiver 2V5_VCCA Analog forsyning til PLL 2V5_VCC_GXB Forsyning til transceiver 3V0_VCCIO Forsyning til I/O bankene 3V3_VCCIO Forsyning til øvrige forsyningskredse Bilag 15.1 viser et diagram over forsyningsspændingerne til FPGA en på det udleverede PCB. På test PCB et er alle forsyninger med samme spænding lagt sammen, så der nu i alt kun er fire forsyninger: 1V2_VCC Digital forsyning til PLL samt intern logik og transceiver 2V5_VCCA Analog forsyning til PLL og transceiver samt I/O bank 5 3V0_VCCIO Forsyning til bank og 9 3V3_VCCIO Forsyning til øvrige forsyningskredse Bilag 15.2 viser et diagram over forsyningsspændingerne til FPGA en på test-pcb et. Desuden er de ferritkerner, Altera anbefaler at anvende, fjernet. Bilag 15.3 viser et udsnit af diagrammet for hhv. det udleverede og test-pcb et. Selv om kun 2.5 V forsyningen er vist, skal det bemærkes, at ferritkernerne er fjernet fra alle forsyninger. På det udleverede PCB var forsyningerne delt op i forskellige planer i flere forskellige lag på PCB et. På test PCB et er samtlige planer med ens spænding sammenlagt, men ikke ændret lagmæssigt. For at belaste 2.5 V forsyningen tilføjes en kapacitiv belastning på FPGA ens I/O bank 5. Ialt tilføjes43 kondensatorer med en kapacitet på hver især 5.6 pf. Derud over er der introduceret fire testpunkter (TP ), forbundet til en kondensator af samme type anvendt som belastning til I/O banken. Formålet med disse testpunkter er at måle impedansen af tilledningen fra testpunktet til kondensatoren. De fire test punkters tilledning er af forskellig fysisk længde. Længden baseres på en gennemsnitsafstand fra belastningskondensatoren til I/O pin en på FPGA en, hvor belastningskondensatorerne er placeret så tæt som muligt på FPGA en. 7 DAT 3 - s. 4 68

15 Figur 52 viser belastningskondensatorernes placering umiddelbart til venstre for FPGA en. En lille forskel i længden af tilledningerne fra belastningskondensatorerne til I/O pin ene observeres, hvilket medfører forskellig længde fra testpunkterne til kondensatorerne. Desuden er tilledningerne til testpunkterne ført op og ned gennem de lag, svarende til belastningskondensatorerne lagtykkelse. Se bilag 15.4 for et diagram over tilføjelserne. Figur 52 Belastnings kondensatorer ved FPGA Error! Reference source not found.error! Reference source not found.: de fire testpunkter forbundet til testkondensatorerne. 69

16 11.2 Del Test-PCB assembly tegning og diagram Figur 53 - Assembly tegning Figur 53 viser en assembly tegning for test-pcb et. PCB et er designet under hensyntagen til mulighederne for at tilføje forskellige kondensatorer i forskellig afstand fra SMA-stikkene for dermed at kunne måle, hvilken indflydelse placeringen har i forhold til et punkt.der findes loddeøer til kondensatorer i forskellige pakninger, hvor den mindste udgør , dernæst samt Derudover er der gjort klar til at montere en elektrolyt. Diagrammet for afkoblings PCB et ses på Figur IPC IPC IPC

17 Figur 54- Afkoblings-PCB diagram 71

18 Beregning af plankapacitet for afkoblings-pcb Som beskrevet i appendiks del 1 afsnit beregnes plankapaciteten som: PCB ets fysiske opbygning giver tre plankapaciteter. Den første findes mellem de to øverste lag og betegnes, den næste mellem de to planer,, og endelig i bunden, som det fremgår af Figur mm Afstand FR4 0.2 mm 140 mm Afstand FR4 1 mm Afstand FR4 0.2 mm 34.3 µm Kobber Figur 55 - Afkoblings-PCB stack up For afkoblings PCB et er : = cm 2 Hvilket giver: Da og har de samme fysiske egenskaber, betragtes de som ens og vil derfor have den samme plankapacitet, altså har derimod en større afstand mellem kobberlagene: 72

19 = cm 2 Hvilket giver: Da alle planerne deler GND reference på grund af de monterede SMA-stik, anses de tre plankapaciteter som parallelforbundne. Den samlede kapacitet af planerne bliver derfor: 73

20 S-parametre S-parameter er et sæt parameter til at beskrive et lineært elektronisk kredsløb, men specielt velegnet til at karakterisere HF kredsløb, fordi S-parameter måles i et impedanstilpasset og ikke et åbent eller kortsluttet kredsløb. Begge kan udvise ustabilitet men, fordi det er forholdsvis enkelt at lave en 50 Ω terminering ved HF i forhold til en kortslutnings- eller en åben terminering bruges denne ofte. På Figur 56 ses et principdiagram over en to-ports måling, hvor de stiplede linjer svarer til stikket på network analyzeren. DUT (Dims Under Test) er netværket, man vil analysere. S-parameteren er opgivet ved S nm hvor n er den pågældende port, og m er den aktive port til påvirkning af DUT en. Forward gain for en forstærkeren kan bestemmes med indgangen i forhold til udgang, hvor indgangen er S 11 og udgangen er S 21. Altså er forward gain S 21, Figur 57 viser et princip diagram. V + V V - V Z s DUT V s Z [S] 0 0 Z Z L Figur 56 - Princip diagram for to ports måling S 21 S 11 S 12 S 22 Figur 57 - Flow chart for network analyzeren Amplityden på port 1 som funktion af et signal på port 1,S 11, kan beskrives som summen af påtrykte signal (incident wave) og refleksionen af det påtrykte signal., det I følge Ligning 6 summen af refleksionen fra port 1 og 2 gennem DUT til port 1. [ ] [ ] [ ] eller Ligning 6 - Sum af reflektioner 74

21 Refleksion opstået som følge af mismatchende impedanser mellem networkanalyzer og DUT kan anvendes som mål for impedansen af DUT en. Den benyttede networkanalyzer har en Z S og Z L på 50 Ω, hvorved DUT-impedans kan udregnes. En direkte port måling indebærer, at næsten hele signalet reflekteres, hvorfor det måle mæssigt kan være svært at skelne imellem 0.1 Ω og 0.01 Ω. En direkte port måling er kun valid ned til værdier omkring 0.1 Ω 11 Derfor indføres to-portsmålingen. Der opnås en firepunkts-måling (Kelvin teknik), hvorved man kun måler spændingen over DUT, da port 1 leverer strømmen og port 2 måler spændingsfaldet over DUT en. Dette gør det muligt at måle impedanser på under 1 mω 11. Ved en to-portsmåling elimineres impedansen (induktiv og ohmsk) i kontakten med målepunkterne. Figur 58 viser opstillingen. 50 VSource V2 DUT 50 0 Figur 58 - To ports måleopstilling DUT ens impedans udregnes ved hjælp af Ligning 7, hvor not found.. er lig V2 på Error! Reference source Ligning 7 - Beregning af impedans Siden network analyzeren måler s-parametre mangler et udtryk for impedansen som funktion af S 21. Da og, og = 0 reduceres til: Ligning 8 - Beregning af impedans Substitution af Ligning 7 i Ligning 8 giver Ligning 9: 11 Dat 6 75

22 Ligning 9 - Beregning af impedans Ved omordning fås Ligning 10: Ligning 10 - Beregning af impedans Ud fra den målte S 21 udregnes Z DUT. Ved introduktion af Kelvin-teknik er det teknisk muligt, at måle små modstande, men ved sådanne lave værdier er følsomheden høj. Længden fra det punkt, hvor man kan udkalibrære måleledningerne, til DUT en må ikke være længere end 1/20 af bølgelængden af den højeste frekvens, der skal måles, altså: Ligning 11- Maksimal længde af afisoleret inderleder DUT en kan forbindes til networkanalyzeren med små stik eller pigtails med testpunkter, forbundet med kabler, som har et SMA i den ene ender og som bliver loddet direkte på testpunktet i den modsatte. 76

23 Impedans [ ] Måling af planresonans Impedans måling (S 21 ) X: 9.152e+007 Y: X: 9.902e+007 Y: X: 4.591e+007 Y: X: 5.091e+007 Y: Frekvens [Hz] 10 8 Figur 59- Zoom af 10 nf kondensator i J11 Figur 59 zoom af Figur

24 Impedans [ ] Impedans måling (S 21 ) X: 8.777e+007 Y: X: 9.965e+007 Y: X: 8.902e+007 Y: X: 4.216e+007 Y: X: 3.716e+007 Y: X: 4.029e+007 Y: Frekvens [Hz] 10 8 Figur 60 - Måling af 10 nf i J5 Figur 60 zoom af Figur

25 Impedans [ ] Impedans måling (S 21 ) 10 0 X: 1.115e+008 Y: X: 1.065e+008 Y: X: 1.253e+008 Y: X: 5.591e+007 Y: X: 5.841e+007 Y: X: 6.028e+007 Y: Frekvens [Hz] 10 8 Figur nf målt fra J5 Figur 61 zoom af Figur

26 12 Litteraturfortegnelse 12.1 Bøger Bog 1: Lee W. Ritchey: Right The First Time Volume One Apractical handbook on high speed PCB and system design ISBN Bog 2: Daniel Fleisch: A students guide to Maxwell s Equations ISBN (ebook) ISBN (hardback). Bog 3: Madhavan Swaminathan & A. Ege Engin: Power Integrity Modeling And Design For Semiconductors And Systems ISBN (hardback) 12.2 Artikler og rapporter Art 1: Dr. Mikhail Popovich: High Performance Power Distribution Networks with On-Chip Decoupling Capacitors for Nanoscale Integrated Circuits University of Rochester, Rochester New York 12.3 Datablade Dat 1: Altera: Cyclone IV Decive Family Pin Connection Guidelines Dat 2: Altera: Cyclone IV Device Handbook Vol. 3 Dat 3: Altera: Cyclone IV Device Family Pin Connection Guildelines Dat 4: MAN Diesel & Turbo PCB Specifikation: Dat 5: Analog Deviece: ADUM1412B Datasheet Dat 6: Agilent: Ultra low impedance measuremnt 80

27 13 Ordforklaring PDN: Power distribution network Den del af PCB et, der forsyner kredsløbet, bestående af et plan med forsyningsspændingen og et plan med 0 V. De to planer er placeret uden overlap og er ikke adskilt af andre planer.et PCB med flere planer kan bestå af flere forskellige power distribution netværk. ESR: Ækvivalent seriemodstand parasitmodstand, der opstår i seriekondensatorer og spoler som følge af komponentens fysiske opbygning. ESL: Ækvivalent serieinduktans parasitinduktans, der opstår i serie med kondensatorer og modstande som følge af komponentens fysiske opbygning. VRM: Voltage Regulator Module en spændingsregulator, der forsyner kredsløbet med lavripplespænding. Kan være en switch eller lineær. FPGA: Field Programmable Gate Array programkode og så nåvet JAZZ! 14 Tidsplan Se vedlagt USB drev XX:\tidsplan Her findes tre tidsplaner: Tidsplan Tidsplan V2 Tidsplan V3 Den oprindelige tidsplan Oprindelig tidsplan opdateret Endelig tidsplan 81

28 15 Bilag 15.1 FPGA forsyning udleveret PCB 82

29 15.2 FPGA forsyning test-pcb 83

30 15.3 FPGA forsyning med og uden ferrit kerne 84

31 15.4 Belastningskondensatorer 85

32