Power integrity in high speed electronics

Transkript

1 Center for Information Technology & Electronics (CITE) Lautrupvang Ballerup Denmark Tel.: Fax: Bachelor Project for: Spring 2013 Christian Larsen Esben Mallan Power integrity in high speed electronics Abstract: This project has focus on the power distribution network of an FPGA circuit. Specifically regarding decoupling capacitors and merging of power planes. The report discusses the issues of how to effectively decouple high speed circuits and whether the placement of decoupling capacitors has any effect on the impedance of the power distribution network. The measurements an analysis show that merging of power planes and placement of capacitors has little if any effect. We accept that the report is available at the library of CITE. Studerende: Esben Mallan Sign.:. Studerende: Christian Larsen Sign.:. Company-supervisor: Palle Møller Nielsen Sign.:. Company: MAN Diesel & Turbo DTU Diplom supervisor: Kurt Jeritslev Sign.:. Ext. examiner: Henrik Koksby Hansen Sign.:.

2

3 MAN Diesel & Turbo 9S80ME-GI 1

4 Forord Den følgende rapport er resultatet af Christian Larsen og Esben Mallans afgangsprojekt ved DTU Diplom, i perioden 1. februar til 28. juni Projektet er udført i samarbejde med MAN Diesel & Turbo under vejledning af Palle Møller Nielsen. Fra DTU Diplom har lektor Kurt Jeritslev fungeret som koordinator. Projektet blev givet af MAN Diesel & Turbo midt i januar Virksomheden var interesserede i at få lavet en undersøgelse af hvorvidt, og i så fald, i hvilket omfang det er nødvendigt at leve op til chip producenten Alteras vejledninger, angående afkobling af forsyningsnetværket til en FPGA. Undervejs i projektet har vi haft ugentlige møder med vejleder Palle Møller Nielsen. På møderne har vi haft faglige diskussioner om projektet, resultater og overvejelser. Vi har fremstillet to print i forbindelse med projektet, til disse har Lars Fox bidraget med hjælp og gode råd i forbindelse med at lægge printene ud i Allegros PCB Editor, hvilket var nyt for os begge. Derfor vil vi gerne sige dem begge tak for alt den hjælp de har givet. Desuden har hele afdelingen for hardware udvikling været os behjælpelige, med alt fra lån af måleinstrumenter til generelle råd, og det vil vi også gerne takke for. 2

5 Indholdsfortegnelse FIGUR OVERSIGT... 5 LIGNINGS OVERSIGT... 6 BILLED OVERSIGT... 7 TABEL OVERSIGT INDLEDNING PROJEKT START PROBLEMFORMULERING OVERORDNET TIDSPLAN PROBLEMANALYSE PROJEKT AFGRÆNSNING OG METODER PLANSAMMENLÆGNING RESSOURCER VALG AF LØSNINGSMETODE TEORIER OG METODER Dataoverførsel og PLL jitter Komponenterne i PDN-netværket Afkoblingskondensatorer og impedanskurver Antiresonans Planerne Et Passende filter PROBLEMLØSNING DEL MÅLINGER OG TEST DEL Boundary scan Power/Ground bounce analog forsyning PLL stabilitet analog forsyning Power/Ground bounce analog forryning med 50 Ω impedanstilpasning Power/ground bounce digital forsyning PLL stabilitet for digital forsyning Næst sidste test fuld belastning! Transiver test Planimpedans for test PCB DELKONKLUSION PROJEKT AFGRÆNSNING OG METODER KONDENSATOR PLACERING

6 6.1 RESSOURCER VALG AF LØSNINGSMETODE TEORIER OG METODER Planerne og deres egneskaber Plankapaciteten Planresonans Placering af komponenter på planet PROBLEMLØSNING DEL MÅLINGER OG TEST DEL Måleopstillingen Målingerne nf i forskellig distance fra målepunkt J nf i forskellig distance fra målepunkt J nf målt i forskellig distance til J nf målt fra J Planresonanser DELKONKLUSION HOVED KONKLUSION PERSPEKTIVERING APPENDIKS DEL Alteras vejledninger om forsyningsplaner Z target den ønskede for forsyningsnetværket Forholdet mellem kondensatoren og et strøm træk Kondensatorens resonansfrekvens Antiresonans Plankapacitet Big-V modellen Boundryscan test Ændringer på test-pcb i forhold til udleveret PCB DEL Test-PCB assembly tegning & diagram Beregning af plankapacitet for afkoblings-pcb S-parametre Måling af planresonans LITTERATURFORTEGNELSE BØGER Bog 1: Lee W. Ritchey: Right The First Time Volume One Bog 2: Daniel Fleisch: A students guide to Maxwell s Equations

7 Bog 3: Madhavan Swaminathan & A. Ege Engin: Power Integrity Modeling And Design For Semiconductors And Systems ARTIKLER OG RAPPORTER Art 1: Dr. Mikhail Popovich: High Performance Power Distribution Networks with On-Chip Decoupling Capacitors for Nanoscale Integrated Circuits DATABLADE Dat 1: Altera: Cyclone IV Decive Family Pin Connection Guidelines Dat 2: Altera: Cyclone IV Device Handbook Vol Dat 3: Altera: Cyclone IV Device Family Pin Connection Guildelines Dat 4: MAN Diesel & Turbo PCB Specifikation: Dat 5: Analog Deviece: ADUM1412B Datasheet Dat 6: Agilent: Ultra low impedance measuremnt ORDFORKLARING TIDSPLAN BILAG FPGA FORSYNING UDLEVERET PCB FPGA FORSYNING TEST-PCB FPGA FORSYNING MED OG UDEN FERRIT KERNE BELASTNINGSKONDENSATORER Figur oversigt Figur 1 - Clock jitter Figur 2 - Komponenterne i PDN-netværket Figur 3 - Eksempel på Alteras PDN-toll Figur 4 - Ferritkernens impedans Figur 5-3/3 belastning ved 80 ns skifte tid Figur 6-3/3 belastning ved 10 ns skifte tid Figur 7 - Måling af ripple Figur 8 - Måling af støj på forsyningsspændingen Figur 9 - Forsyningsspænding 3/3 belastning 80 ns skifte tid Figur 10 - Forsyningsspænding 3/3 belastning 10 ns skifte tid Figur 11 - PLL jitter 3/3 belastning ved 80 ns skfite Figur 12 - PLL jitter 3/3 belastning ved 10 ns toggle Figur 13-3/3 belastning ved 10 ns skifte tid med 50 ohm impedanstilpasning Figur 14- PLL jitter 3/3 belastning ved 10 ns skifte tid mod 50 ohm impedanstilpasning Figur 15 - Måling af ripple 3/3 registre ved 10 ns skifte tid Figur 16 - PLL jitter 3/3 belastning 80 ns skifte tid Figur 17 - PLL jitter 3/3 belastning 10 ns skifte tid Figur 18 - Jitter for PLL'en 3/3 kondensatore og registre med skifte tid på 10 ns Figur 19 - Transiver test Figur 20 - Test-PCB planimpedans Figur 21 - Måling af test PCB'ets planimpedans Figur 22 - Den "nye" planimpedans

8 Figur 23 - Måling af den "nye" planimpedans Figur 24- PDN-tool for 2 kondensatore på 100 nf og en på 2.2 µf Figur 25 - Afkoblings PCB'et med tre kondensatorer Figur 26 - Subcircuit (Network analyzer model) Figur 27 - Simulerings diagram Figur 28 - Simulerings resultat Figur 29 Illustarsion af planimpedans Figur 30 - Opbygningen af afkoblings printet Figur 31 - Test af måleopstilling Figur nf målt i forskellig distance fra J Figur nf målt i forskellig distance fra J Figur nf målt i forskellig distance til J Figur nf målt fra J Figur 36 - Planresonanser Figur 37 - Drift i måleresonans Figur 38 - GND forbindelse Figur 39 - Planresonansfrekvenserne Figur 40 - Zoom af planresonanserne Figur 41 - Alteras forsyningsnetværk diagram Figur 42 - Kondensatorens opbygning Figur 43 - Kondensatorens resonansfrekvens Figur 44 - antiresonans Figur 45 - Antiresonansen bragt ned med C Figur 46 - Illustration af plankapacitet Figur 47 - Impedanskurve for Big-V modellen Figur 48 - JTAG chain test Figur 49 - Interconnection test Figur 50 - LVDS test Figur 51 - Clock test Figur 52 Belastnings kondensatorer ved FPGA Figur 53 - Assembly tegning Figur 54- Afkoblings-PCB diagram Figur 55 - Afkoblings-PCB stack up Figur 56 - Princip diagram for to ports måling Figur 57 - Flow chart for network analyzeren Figur 58 - To ports måleopstilling Figur 59- Zoom af 10 nf kondensator i J Figur 60 - Måling af 10 nf i J Figur nf målt fra J Lignings oversigt Ligning 1 - Kondensatorens strøm Ligning 2 - Kondensatorens resonansfrekvens Ligning 3 - Quality factor Ligning 4 Antiresonansfrekvens for en kondensator koblet på et plan Ligning 5 Plankapacitet Ligning 6 - Sum af reflektioner Ligning 7 - Beregning af impedans

9 Ligning 8 - Beregning af impedans Ligning 9 - Beregning af impedans Ligning 10 - Beregning af impedans Ligning 11- Maksimal længde af afisoleret inderleder Billed oversigt Billede 1 - Passiv LeCroy probe P005A Billede 2 - LeCroy Aktiv probe HFP Billede 3 - Måling med aktiv probe Billede 4 - Transiver test opstilling Billede 5 - Coaxial kabel monteret på test punkt Billede 6 - Kalibrerings punkter Billede 7 - coax. kabel Tabel oversigt Tabel 1- Beskrivelse af målepunkter Tabel 2 - Oversigt over målinger Tabel 3 - Oversigt over målinger Tabel 4 - Beskrivelse af målepunkter Tabel 5 - Frekvenser der ledes efter Tabel 6 - PDN-tool Vs. Måling

10 1 Indledning Der forventes en grundlæggende forståelse for elektronik og high-speed elektronik for at få udbytte af denne rapport. Rapporten beskriver teorier og resultater af forsøgsopstillinger, men dybdegående forklaringer findes i appendiks, som er vedlagt rapporten separat. Forkortelser af fagudtryk findes som ordforklaring i appendiks afsnit 13. Kildehenvisninger er vist nederst på den pågældende side, hvor afsnit 12 i appendiks beskriver kilden. Alle datablade artikler og rapporter findes på vedlagt USB i PDF format. Rapporten er opdelt i to. Første del starter i afsnit 3 og beskriver et high-speed forsyningsnetværk og problemstillinger omkring dette. Anden del starter i afsnit 6 og beskriver problemstillinger omkring placering af komponenter på planer. 1.1 Projekt start Dette projekt tager stilling til forsyningsnetværk og afkobling i high-speed elektronik. Der tages udgangspunkt i vejledninger om ovenstående fra chip producenten Altera, og ved hjælp af teori og analyse fremstilles en kritisk konklusion på disse vejledninger. 1.2 Problemformulering Digital elektronik udvikler sig hele tiden til at være hurtigere en hidtil. Det præsenterer en række udfordringer, især når frekvensen af de digitale signaler er stigende. Dermed bliver stige- og falde tiderne også væsentligt hurtigere. Dette stiller større krav til Power Distribution Netværket (PDN), da et hurtigt skift i logisk tilstand giver et støre AC strømtræk, som kan forsagestøj på strømforsyningen. Ingeniører, der udvikler og designer high-speed elektronik, står overfor disse udfordringer. Der er forskellige anbefalinger fra flere kilder til, hvordan problemerne bør håndteres, og det kan derfor være problematisk at lægge sig fast på én designmetode. Dette projekt tager stilling til de udfordringer, designerne står overfor, og vil revidere de givne anbefalinger gennem analyse og tests. I projektet tages der ikke højde for eventuelle ændringe i EMC karakterestikken. 8

11 1.3 Overordnet tidsplan Der er lagt en tidsplan for projektet, som indeholder hovedpunkter på uge plan. Disse milesten kan betragtes som punkter særligt vigtige for løsning af projektet. Milesten Dato Beskrivelse Milesten 1 15-feb Fastlæggelse af interessante målinger for power planerne, og måleteknikker. Milesten 2 01-mar Udlæg til FPGA PCB er færdigt og klar til bestilling. Milesten 3 22-mar Udlæg til afkoblings PCB er færdigt og klar til bestilling. Milesten 4 05-apr Der er udført målinger og dokumenteret på det eksisterende print. Milesten 5 19-apr Der er udført målinger og dokumenteret på FPGA PCB. Milesten 6 03-maj Der er udført målinger og dokumenteret på afkoblings PCB. Milesten 7 08-maj Første udkast til rapporten sendes til PLN til gennemlæsning og feedback. Milesten 8 24-maj Rapporten er færdig og der er læst korrektur. Milesten 9 30-maj Rapporten udskrives indbindes og afleveres på Ingeniørhøjskolen d. 31/5. På det vedlagt USB drev findes to detaljerede tidsplaner. Årsagen til der er to tidsplaner, er fordi den oprindelige tidsplan ikke blev overholdt. Den blev ikke overholdt fordi vi lavede en fejl på diagrammet til det FPGA PCB, hvor planerne blev lagt sammen. Fejlen blev først opdaget da PCB et var sat i produktion, men det lykkedes heldigvis at standse produktionen, rette fejlen og bestille et nyt. Da der er lang produktionstid på PCB et havde det den konsekvens at vores tidsplan blev overskredet. 9

12 10

13 2 Problemanalyse For at eftervise problemstillingerne omkring power distribuion network (PDN-netværket) i forbindelse med udvikling af high-speed elektronik, tages der udgangspunkt i følgende i første del af raporten: Adskillelse af støjkritiske forsyningsplaner fra forsyningsplaner, hvor der forventes at være støj Test og måling af sammenkoblede forsyningsplaner Kritisk gennemgang af Altera s værktøjer til PDN design om værktøjet fremstiller de optimale vejledninger til afkobling med hensyn til power-ground bounce I anden del af rapporten vil der blive fokuseret på følgende: Test og analyse af afkoblingskondensatorernes placering i forhold til den effektive afkoblingsfrekvns grænse For at gøre det muligt at behandle ovenstående vil der være fokus på måleteknik og testopstillinger samt relaterede problemstillinger. I kraft af den høje switching-frekvens vil mange af målingerne være af karakteren høj-frekvens (HF). 3 Projekt afgrænsning og metoder plansammenlægning Denne del af projektet fokuserer på problemstillingerne omkring forsyningsnetværket, og især problemerne, som kan opstå ved sammenlægning af støjkritiske forsyningsplaner med forsynignsplaner hvor der kan forventes at være støj. 3.1 Ressourcer Der bliver fra MAN Diesel & Turbo stillet et færdig produceret PCB, som er en del af virksomhedens produkter, til rådighed for re-design. PCB et blive ændret og produceret som prototype. De foretagne ændringer vil gøre PCB et særlig interessant for dette projekt. MAN Diesel & Turbo råder over en række måleinstrumenter, såsom oscilloskoper, funktionsgeneratorer og andet almindeligt elektroniklaboratorieudstyr, som stilles til rådighed. På Ingeniørhøjskolen i København findes en network analyzer, som er blevet anvendt til at foretage alle impedans målinger. 3.2 Valg af løsningsmetode For at undersøge, hvilken indflydelse sammenlægning af støjkritiske forsyningsplaner med forsyningsplaner hvor der forekommer støj har på FPGA ens PLL kredsløb, fremstilles et test-pcb. Dette tager udgangspunkt i et eksisterende PCB, som udleveres af MAN Diesel og Turbo, hvor forsyningsplanerne er adskilt som anbefalet af Altera. 11

14 På test PCB et vil forsyningsplanerne af, samme spænding, blive sammenlagt til et fælles. På den måde kan der foretages en kritisk undersøgelse af Altera s anbefaling om at adskille planerne. Se afsnit for mere om Alteras vejledninger angående forsyningsplaner. 3.3 Teorier og metoder I de følgende afsnit vil flere af de problemstillinger, der i teorien opstår omkring design af et PDNnetværk blive gennemgået Dataoverførsel og PLL jitter Hvis forsyningsspændingen i PDN-netværket ikke er stabil, vil det have forskellige konsekvenser for, hvordan FPGA en opererer. Der vil opstå forøget on-chip propagation delay; hvis forsyningsspændingen falder, vil gate-source spændingen på PMOS og NMOS transistorerne på I/O portene falde tilsvarende. Resultatet er, at gatesource spændingen falder, og at transistorerne ikke kan åbne lige så hurtigt som ved normal forsyningsspænding, hvorfor dataoverførslen bliver langsommere 1. En anden konsekvens af PDN-netværks ustabilitet er den såkaldte clock jitter. Forsyningen til PLL en er støjkritisk. PLL en bruges til at generere en on-chip clock, hvor en ustabile forsyningsspændings resulterer i clock jitter. Clock jitter er direkte årsag til transmissionsusikkerhed, og forsinkelse i clock signalerne, hvilket kan have indflydelse på synkroniseringen mellem flere clock-signaler i FPGA en. Det indebærer en forringelse af kredsløbet som helhed eller kan resultere i, at PLL en vil lukke ned (og dermed lukke hele kredsløbet). Figur 1 viser en illustration af ustabil forsyningsspænding og clock jitter. Graf nr. 1 illustrerer PLL ens output signal, graf nr. 2 viser forsyningsspændingen. Når forsyningsspændingen falder, begynder PLL en at forsinkes, (vist med den stiplede røde linje). 1. PLL Output t delay 2. Forsynings spænding Figur 1 - Clock jitter 1 Art 1 s. 7 12

15 3.3.2 Komponenterne i PDN-netværket For at afhjælpe omtalte problemer, må PDN-netværket først og fremmest være stabilt. På Figur 2 ses en illustration af en model for et PDN-netværk, der beskriver de enkelte parasitiske komponenter i PDN-netværket. VRM (Voltage Regulator Module) Til-ledning afkoblingskondensator og planer FPGA Load - + LPF Lled Rled Vcc RESR Rint Cint Rint Lint Lint ZL VRef C LESL GND Figur 2 - Komponenterne i PDN-netværket I blokken VRM indgår en switc hmode strømforsyning samt et lavpas filter til kredsløbsforsyning, som et alternativ til en lineærer regulatorer. Switch mode strømforsyningens tilbagekobling regulerer spændingen på udgangen. Tilbagekoblingen sammenligner strømforsyningens udgangsspænding med V Ref for at sikre, at der konstant optræder den ønskede udgangsspænding. Hvis spændingen falder som følge af et øget strømtræk fra FPGA en, vil udgangsstrømmen hæves, hvilket stabiliserer spændingen. Strømforsyningen kan kun regulere effektivt op til en bestem frekvens, som kan ligge mellem alt fra én til flere hundrede khz. Hvis frekvensen af spændingsændringen overskrider tilbagekoblings båndbredte, vil strømforsyningen ikke længere regulere effektivt. For at undgå ustabil forsyningsspænding under høj impedans forhold, er der brug for en alternativ konstruktion, som holder spændingen stabil, impedansen lav, og som samtidig kan levere den fornødne strøm. Ved at tilføje afkoblingskondensatorer med høj kapacitet, der kan holde spændingen konstant, og virke som et strøm reservoir kan nogle af problemerne afhjælpes. Se afsnit i appendiks for mere om forholdet mellem strøm og kondensator. Den næste blok beskriver tilledningen fra strømforsyningen til afkoblingskondensatoren, der består af en spole L led og en modstand R led. Spolen og modstanden angiver induktansen og modstanden i ledningen, forsyningsstrømmen løber igennem. Afkoblingskondensatoren har en indre modstand R ESR svarende til den ækvivalente seriemodstand i kondensatoren, C betegner kondensatorens kapacitet. L ESL beskriver den ækvivalente serieinduktans i kondensatoren. Kondensatoren er koblet sammen med planerne V cc og GND, som bliver brugt til at forsyne FPGA en og afkoblingskondensatorerne. Planerne bliver beskrevet senere. Blokken FPGA viser den interne forbindelse, hvor R int C int og L int angiver modstanden, kapaciteten og induktansen i FPGA ens pakning. Z L i den sidste blok betegner belastningsimpedans for kredsløbet. 13

16 3.3.3 Afkoblingskondensatorer og impedanskurver Altera tilbyder et værktøj, der kan hjælpe med at bestemme antal og typer afkoblingskondensatorer nødvendige for at sikre en stabil forsyningsspænding til FPGA en og holde impedans af PDNnetværket i et givet frekvensområde lav. Værktøjet bærer navnet PDN Tool, og i programmet oplyses en række parametre såsom typen af VRM, switcher eller lineær, forsynings spændingens maksimale strømtræk, procent tilladelig ripple på forsyningsspændingen og maksimal frekvens, der skal afkobles til. Figur 3 viser et eksempel på en graf fra Altera s PDN Tool med et forslag til afkoblingsværdier Figur 3 - Eksempel på Alteras PDN-toll Z vrm (orange linje) viser strømforsyningens udgangsimpedans, som ved en relativ lav frekvens tiltager. De tre røde pile illustrerer tre forskellige kapaciteter, der alle bidrager til at sænke Z eff, hvilket er den effektive impedans af PDN-netværket. Pil nr. 1, 2 viser kondensatorer foreslået af PDNværktøjet. F effective er den frekvens, der afkobles op til. Efter denne grænse, F effective er det kapaciteten i FPGA en (on chip capacitance) der afkobler. Z target betegner den ønskede impedans, og såfremt Z eff holdes under denne værdi, vil spændings ripplen holde sig under dem tilladte ripple. Tillades eksempelvis 2%, ripple,og er Z eff > Z target, vil ripplen overskride værdien. Yderligere beskrivelse af Z target findes i afsnit Pil nr. 1 viser impedanskurven for en 10 µf kondensator og nr. 2 en 220 nf kondensator. Det bemærkes, at resonansfrekvensen for 10 µf kondensatoren ligger væsentligt lavere end for kondensatoren på 220 nf. Over resonansfrekvensen begynder kondensatoren at have en induktiv indvirkning, hvorfor der tilføjes den mindre kondensator (220 nf) med højere resonansfrekvens. På den måde udjævnes impedanskurven af Z eff for PDN-netværket. Afsnit 0 gennemgår mere om kondensatorens resonansfrekvens. 14

17 3.3.4 Antiresonans Pil nr. 3 viser en stigning i impedansen - en antiresonans. Antiresonansen er modsat rettet af resonansen og medfører, at impedansen stiger (mod uendelig). Dette fænomen opstår, når en kondensator C 1 i resonansfrekvensen virker som en induktor i parallelkobling med en kondensator C 2, som befinder sig i området under resonansfrekvensen, og stadig virker som en kondensator. Resultatet bliver en induktans og en kapacitet i et parallelkoblet LC-led med en impedans gående mod uendelig. Se afsnit i appendiks for mere om antiresonanser Planerne Ud over at forsyne kredsløbet fungerer planerne også som højfrekvensafkobling. Pil nr. 4 på viser impedanskurven for plankapaciteten. Plankapaciteten fungerer som en kondensator ved til langt højere frekvenser end de to tidligere nævnte kondensatorer. Denne egenskab udnyttes til afkobling i de frekvensområder, hvor traditionelle kondensatorer opfører sig induktivt. For mere om plankapaciteter, se afsnit i appendiks Et Passende filter Ud over at sikre et effektivt afkoblingsnetværk anbefaler Altera, at der tilføjes et passende filter, som det nærmere fremgår af afsnit Ved at tilføje en ferritkerne mellem forsyningskredsen, uanset om der er tale om en lineær reguleret eller switch mode forsyning, filtreres højfrekvent støj fra forsyningsspændingen. Figur 4 giver en illustration af ferritkernens karakteristiske impedans. Ferritkernen er en spole, der kun lader DC passere. Ved lave frekvenser virker kernen som en spole, hvor højere frekvenser medfører høj impedant karakteristik. Impedans (Ω) Frekvens (Hz) Figur 4 - Ferritkernens impedans 15

18 4 Problemløsning del 1 For at dokumentere hvorvidt ændringerne på test-pcb har en betydning for PDN-netværket, vil der blive foretaget en række målinger nærmere beskrevet i det følgende afsnit. En oversigt over ændringer i test-pcb et findes i appendiks afsnit Målinger og test del 1 For at afdække hvorvidt sammenlægningen af planerne har inflydelse på FPGA ens PLL kredsløb, bliver der foretaget målinger og test af følgende: Boundry scan Power/ground bounce analog forsyning PLL stabilitet analog forsyning Power/ground bonce digital forsyning PLL stabilitet digital forsyning PDN-netværkets impedanskurve, sammenlignet med PDN-tool For at undersøge, om der er svingninger på forsyningsspændingen foretages en måling af 2V5_VCCA med reference til 0V_CPU. Det forventes at eventuelle svingninger vil ligge i HF området. Belastningen til FPGA ens I/O ben er en kondensator med kapaciteten 5.6 pf, denne belastning er valgt idet den svarer til indgangskapaciteten på ADuM1412B 2 (galvanisk adskillelses kreds). For at undersøge om den anbefalede afkobling i realiteten giver den impedanskurve beskrevet af Altera s PDN-tool, måles planimpedansen af forsyningsplanerne. Målingerne vil blive foretaget på en HP 8753B network analyzer, som giver mulighed for at bort kalibrere kabler og SMA stiks impedans Boundary scan Boundary scan anvendes til at teste for kortslutninger og forbindelser der er ikke er forbundet korrekt. Der testes i forhold til en netliste generet i Oracd Capture, der indeholder diagrammet for test-pcb et. Nogle af boundry scan testene skifter mange ben på samme tid, hvilket kan skabe power/ground bounce og sættet PDN-netværket på en prøve. De udførte test og en dybere forkklaring af boundry scan, findes i appendiks afsnit Det er ikke muligt at konkludere ud fra boundry scan testene hvorvidt PDN-netværket har nogle funktionelle problemer, men blot at det er muligt at udføre kravtest og at det er muligt at opnå signalforbindelse med FPGA en. Test-PCB et består alle boundry scan tests Power/Ground bounce analog forsyning Måling af FPGA ens ground bounce sker ved indstilling af et I/O ben til lav, hvorved spændingen mellem 0V_CPU og I/O benet måles. For at fremtvinge ground bounce ændres tilstand på, fra høj til lav og omvendt, et antal I/O ben under en kapacitiv belastning. Der kan vælges imellem at skifte 1/3 2 Dat 5 16

19 2/3 eller alle på én gang, skiftene vil tvinge strømmen til at løbe i groundplanet. Det forventes at stige/falde tiden for I/O benene er 500 ps 3, hvilket giver en båndbredde på: 4 Dette betyder, at målingerne skal foretages med en aktiv probe, da en passiv ikke har den fornødne båndbrede. MAN Diesel & Turbo st 2 GHz LeCroy Wavepro 7200A oscilloskop, er brugt til målingerne. Til oscilloskopet er der to forskellige prober. En passiv probe på Billede 1 og en aktiv vist på Billede 2Error! Reference source not found.. Billede 1 - Passiv LeCroy probe P005A Billede 2 - LeCroy Aktiv probe HFP2500 Som det fremgår af billederne har proberne forskellig frekvensbånd. Den passive probes frekvensbånd er 500 MHz og den aktive 2.5 GHz, hvorfor den aktive probe anvendes. Spidsen på proben tilpasses testpunkterne placeret på PCB et. Se opstillingen på Billede 3. Billede 3 - Måling med aktiv probe 3 Dat 3 s (pdf s. 474) 4 Bog 1 s

20 Eftersom der i Alteras PDN-tool er specificeret af MAN Diesel & Turbo at der maksimalt må være 2 % ripple på forsyningsspændingen på planet, antages samme regel at gælder her, det vil sige 50 mv ripple på GND. Vejlederen Palle Møller Nielsen har fremstillet flere images for upload til FPGA en, hvor hvert image er konstrueret således, at det bliver muligt at foretage de ønskede målinger. Til følgende målinger bruges imaget output toggle, hvilket giver mulighed for at skifte et givent antal I/O ben på FPGA ens I/O bank 5. Ved at placere en jumper på en pin række kan der vælges imellem at skifte hhv. 1/3 2/3 eller 3/3 på én gang. Hvert ben er, som beskrevet i appendiks afsnit , forbundet til en belastningskondensator på 5.6 pf. Udover at antallet af I/O ben der skifter kan vælges, kan tiden hvormed de skifter også vælges ved at placere en jumper på pin rækken. Der kan vælges imellem hhv. 10 ns 20 ns, 40 ns og 80 ns. Målepunkterne på test-pcb et, har til formål at gøre det muligt at varierer målingerne. En beskrivelse findes i Tabel 1. Beskrivelse af målepunkter Målepunkt TP15 TP25 TP69 TP100 C344 Forbindelse I/O Pin lav 2.5 V VCC I/O pin høj Output PLL I/O load cap. Formål Intern ground bounce i FPGA Støj på forsyning Intern power bounce Tabel 1- Beskrivelse af målepunkter PLL målinger Måling af belastet signal Der bliver foretaget målinger af power/ground bounce for følgende belastninger og hastigheder: Belastning 10 ns / 50 MHz 20 ns / 25 MHz 40 ns / 12.5 MHz 80 ns / 6.25 MHz 1/3 X 2/3 X 3/3 X X X Ingen X Tabel 2 - Oversigt over målinger 18

21 19

22 Fra Tabel 2 er målingerne for 3/3 belastning ved 10 ns og 80 ns skifte tid vist i Figur 5 og Figur 6, der er målt over en belastningskondensator C344. De resterende målinger findes på vedlagt USB. Figur 5-3/3 belastning ved 80 ns skifte tid Figur 6-3/3 belastning ved 10 ns skifte tid 20

23 Målingerne på foregående side er medtaget med i projektrapporten, for at vise hvordan skifte tiden har indflydelse på den ripple der opstår på signalet. Ved den højeste skifte tid 80 ns har signalet ripple på stigende og faldende flanke, som udjævnes forud for følgende skift. Ripplen for de to hastigheder er den samme, men for 10 ns skiftene når ringningen ikke at udjævnes inden det næste skfit kommer. Det bemærkes også at amplituden af den ripple der opstår på de to målinger er den samme. Ripplen har en amplitude på ca. 2 V. Ud fra disse målinger forventes det derfor at power/ground bounce vil blive væsentligt forværret afhængig af hvor hurtigt der toggles på I/O benene. 80 ns På Figur 7 ses øverst målingen af den høje toggle tid (80 ns), og nederst den lave (10 ns), målt på TP15, der holdes lav. Som forventet står der en hel del ripple på det interne forsynings plan i FPGA en. På den øverste måling ses det at ripplen ligger i intervaller der af 80 ns, hvilket svare til skifte tiden. Ripplen har en amplitude på 1.40 V peakpeak. 10 ns På den nederste måling ses samme tendens. I intervaller af 10 ns ligger nogle høje spikes, tilsvarende dem der viste sig på målingen af I/O benet. Her ser ripplen dog en del værre ud, fordi den aldrig når at stabilisere sig. Det skyldes at ringnignen på ripplen er for voldsom til at den kan stabilisere sig inden det næste skift kommer. Peak-peak værdien er her 1.48 V. Figur 7 - Måling af ripple De to senarier der er stillet op her må betragtes som absolutte yder grænser for hvad der kan forventes en I/O bank skiftes og belastes med. Eksperimentet er udelukkende udført for at give test-pcb et så vanskelige betingelser som muligt. For at finde ud af om den ripple der opstår når der skiftes kommer med på forsyningsspændingen, er der foretaget følgende målinger. Figur 8 viser en måling der er foretaget på TP25, som er forbundet til 2V5_VCCA, uden belastning. Denne måling er lavet for at bestemme støj niveauet på planet. Som udgangspunkt er der 29 mv støj på forsynings planet. Selvom der måles 29 mv på planet, er det ikke forventet at der rent faktisk er den reelle støjspænding. Årsagen er at der på den aktive probe opstår et lille loop mellem målepunkterne. Det vil altså sige at der er 29 mv støj, på de følgende målinger. 21

24 Figur 8 - Måling af støj på forsyningsspændingen Figur 9 viser målingen af forsyningsspændingen ved fuld belastning med 80 ns skifte tid. De røde streger markere en periode på 80 ns, hvor der tydeligt ses ripple. Altså findes ripple fra skiftene på den belastede I/O bank på forsyningspændingen. Den samme måling er foretaget for 3/3 belastning, men med 10 ns skifte tid og ses på Figur 10. Her er ses ripplen også at se på forsyningsspændingen. Ved første øjekast ser det ud til at der umildbart er mere støj på forsyningen, når der skiftes med 80 ns end når der skiftes med 10 ns. Det forholder dog ikke sådan, fordi at når der skiftes med 80 ns ses en pul, hvorimod når der skiftes med 10 ns er støjen mere kontinuerlig. Pulsen ser mere voldsom ud, en den kontinuerlige støj. Der er ca. 10 mv forskel mellem de to støj niveauer, hvilket skyldes måle unøjagtighed. Med en støjspænding på hhv. 117 mv og 127 mv, minus de 29 mv der som udgangspunkt står på planet er den totale støj på 88 mv og 98 mv, hvilket er over den maksimale grænse på 50 mv. 22

25 80 ns Figur 9 - Forsyningsspænding 3/3 belastning 80 ns skifte tid 10 ns Figur 10 - Forsyningsspænding 3/3 belastning 10 ns skifte tid 23

26 4.1.3 PLL stabilitet analog forsyning Som beskrevet tidligere er det vigtigt at forsyningsspændingen til PLL kredsløbet er stabilt. Hvis ikke risikeres det at PLL en at gå ud af lås og ikke længere kunne levere en clock til diverse kredsløb. De forrige målinger taget i betragtning findes risiko for at dette skulle ske. Jitter i PLL en er målt i tidsdomænet med en jitter-målefunktion bygget ind i oscilloskopet. Den fungerer ved at måle det indgående signal og lave et estimat af clock frekvensen baseret på gennemsnittet af et antal perioder. Jo flere perioder desto bedre. Denne clock-frekvens betragtes som referencen. Så snart den er bestemt måles afvigelsen i signalet ved at tage gennemsnittet af signalets høje og lave værdi, ved at måle hvornår den stigende flanke passerer denne værdi kan tidsafvigelsen bestemmes ud fra referencen. Hvis den forventede frekvens er kendt, i dette tilfælde 120 MHz, indtastes værdien manuelt som reference clock. Resultatet af målingen bliver angivet som en standard afvigelse af den målt clock i forhold til referencen. Målingerne her bliver foretaget med den aktive probe. Figur 11 og Figur 12 viser målingerne af PLL jitter. Udgangssignalet fra PLL en er ført ud på TP100, hvor den bliver målt. De to røde firkanter på figurerne viser resultatet af målingerne. Af Figur 11 er standard afvigelsen for det målte resultat 7.6 ps. i forhold til referencen. Når skifte tiden nedjusetres til 10 ns stiger stand afvigelsen til 18 ps. Der er foretaget en måling af jitteren hvor ingen udgange skiftes. På denne måling er standard afvigelsen 6.03 ps, målingen findes på vedlagt USB drev (XX:\målinger\LeCroy\06-18-ouput-28.jpg). Denne betragtes herefeter som reference. Afvigelsen for den mindste belastning er minimal, men for den høje belastning er afvigelsen tre gange så høj. Det vil altså sige at, når der skiftes med den højeste hastighed øges cock jitteren. Årsagen er at der ved denne hastighed også er mere støj på forsyningsplanet, som vist i forrige afsnittet. Det har dog ikke medført at PLL en er gået ud af lås. Altså virker det ikke som om PLL en er så støjkritisk som Altera lægger op til. Med en standard afvigelse på 18 ps på en 120 MHz vil den resulterende clock vil den clock blive: De resterende målinger af I/O bank 5 findes på vedlagt USB drev. 24

27 Figur 11 - PLL jitter 3/3 belastning ved 80 ns skfite Figur 12 - PLL jitter 3/3 belastning ved 10 ns toggle 25

28 4.1.4 Power/Ground bounce analog forryning med 50 Ω impedanstilpasning For at reducere rippelen på den analoge forsyning har Palle skrevet et image, hvor I/O benene er impedanstilpasse til 50 Ω for at indføre en større dæmpning af ripplen. Impedanstilpasningen er en indbygget funktion i FPGA en, ved at placere en modstand på et reference ben kan den tilpasse I/O benene efter den. Hvis Figur 6 sammenlignes med Figur 13 ses det at ripplen over kondensatoren er faldet fra ca. 2V til ca. 1V dette må betragtes som en betydelig reduktion. Figur 13-3/3 belastning ved 10 ns skifte tid med 50 ohm impedanstilpasning For at se om dette har haft et betydning for PLL jitter er der målt på TP 100, på Figur 14 ses at standart afvigelsen på 11.4 ps. På Figur 12 ses den samme måling uden impedanstilpasning her er afvigelsen 18 ps. Dette betyder at der med fordel kan impedanstilpasses. Figur 14- PLL jitter 3/3 belastning ved 10 ns skifte tid mod 50 ohm impedanstilpasning 26

29 4.1.5 Power/ground bounce digital forsyning Som for målingerne af den analoge forsyning foretages målinger her med den aktive probe. Den digitale forsyning har en spænding på 1.2 V og bliver brugt til at forsyne PLL og intern logik i FPGA en. For at belaste denne PLL bliver de interne registre i FPGA en brugt, uden ekstern belastning. Imaget brugt til følgende målinger giver mulighed for at vælge hvor mange registre, der skal skifte mellem. Ved at placere en jumper på en pin række vælges antallet. Som i testen for den analoge PLL kan der for den digitale vælges mellem at skrive til, 1/3 2/3 eller 3/3 af registrene. Tabel 3 viser hvilke målinger der er foretaget. Registre 10 ns / 50 MHz 20 ns / 25 MHz 40 ns / 12.5 MHz 80 ns / 6.25 MHz 1/3 X 2/3 X 3/3 X X X Ingen X Tabel 3 - Oversigt over målinger En beskrivelse af de anvendte målepunkter findes i Tabel 4. Der er samme krav til maksimal ripple på den digitale forsyning som den analoge, altså maks. 2 %. Beskrivelse af målepunkter Målepunkt TP60 TP100 Forbindelse 1.2 V VCC Output PLL Formål Støj på forsyning PLL målinger Tabel 4 - Beskrivelse af målepunkter Figur 15 præsenterer en måling foretaget i TP60, der er forbundet til 1.2 V forsyningen. Her ses ingen ripple fra skift på registrene. Figur 15 - Måling af ripple 3/3 registre ved 10 ns skifte tid 27

30 4.1.6 PLL stabilitet for digital forsyning Målingerne i dette afsnit er foretaget med samme jitter målefunktion som for den analoge PLL. Clock signalets spænding er på målingerne som før på 2.5 V og ikke 1.2 V. Årsagen er at det kun er de interne kredsløb i FPGA en der bruger 1.2 V spændingen. Når et signal skal ud af FPGA en bliver 2.5 V forsyningen brugt til at forsyne signalet. Hvis 1.2 V forsyningen ikke er stabil vil det clock signal PLL en generere også blive ustabilt og det vil kunnen ses på 2.5 V udgangssignalet. Målingerne ses på Figur 12 og Figur 16. De røde firkaner på figurerne angiver resultatet af jitter målingen. På Figur 16 ses en standard afvigelse på 25 ps, på Figur 17 er standard afvigelsen 35 ps. Som for den analoge PLL stiger jitteren når der skiftes med en højere frekvens. Referencen er 6.03 ps, hvilket betyder at afgivelsen er hhv. over fire gange og næsten seks gange så høj. Reference clock frekvensen er 120 MHz den resulterende clock frekvens af den maksimale afvigelse er: De resterende målinger findes på USB drev. 28

31 Figur 16 - PLL jitter 3/3 belastning 80 ns skifte tid Figur 17 - PLL jitter 3/3 belastning 10 ns skifte tid 29

32 4.1.7 Næst sidste test fuld belastning! Et forsøg på at få PLL en til at gå ud f lås, fremlægges i dette afsnit. Nu belastes ikke kun med kondensatorer eller registre, men begge samtidig. Skifte tiden er sat til 10 ns for både kondensatorerne og registrene, og der bruges 3/3 af dem begge. Målingen vist på Figur 18 er foretaget på TP100, forbundet til PLL en. Standard afvigelse på 38 ps. Igen må det være afhængig af applikationen hvorvidt en sådan afvigelse har nogen indflydelse. Figur 18 - Jitter for PLL'en 3/3 kondensatore og registre med skifte tid på 10 ns 30

33 4.1.8 Transiver test Det udleverede PCB skal bruges til at sende og modtage data vha. modbus protokollen mellem enheder ombord. Transiver testen af test-pcb et er udført i den opstilling der normalt bruges til denne test. Testen er udført under maksimal belastning, altså er alle registrere og belastningskondensatorer sat til at skifte med 10 ns intervaller, på samme tid. Undertesten er der sendt en mængde data til transiveren, resultatet er vist i Figur 19. Figur 19 - Transiver test Figuren skal læses øverst fra venstre, hvor teksten med sort skrift beskriver hvilken handling der er foretaget. Den røde tekst øverst skulle være i forlængelse af den røde tekst nedrest, men det var der ikke plads til. Derfor er den delt op. På Billede 4 er test opstillingen for transiver testen vist. PCB et i midten er test-pcb et de to uden om er de enheder der bliver sendt data imellem. Ud fra Figur 19 ses det at der kun opstår en fejl, denne er under opstart og forventet, har vi fået ad vide. Transiver testen er bestået og det på trods af at der testes ved maksimal belastning. Tidligere er der målt en ripple der overskrider de 2 % som er specificeret, men det hele virker alligevel. Derfor kan det konkluderes at der er en god sikkerheds magen, ved at bruge 2 % som maksimal ripple. Billede 4 - Transiver test opstilling 31

34 4.1.9 Planimpedans for test PCB Planets impedans kurve måles på en network analyzer med en S-parameter testenhed tilsluttet. På test PCB et findes flere test punkter til målingerne. Ved at afsiolere et coaxial kabel og lodde skærmen på test punktets GND-ø, og den indre leder på den VCC-ø, kan målingen foretages. Se appendiks afsnit for mere om S-parameter. Et billede af måleopstillingen er vist på Billede 5. På PCB et til måling af impedans kurven for planerne er der kun monteret afkoblingskondensatorer og strømforsyning. Billede 5 - Coaxial kabel monteret på test punkt Test PCB ets planer indsættes i Alteras PND-tool, og impedanskurven vises i Figur 20. Figur 20 - Test-PCB planimpedans 32

35 På Figur 21 angiver målingen af planimpedansen for test-pcb et. Det er tydeligt at se at den er meget langt fra hvad der er forventet fra PDN-tool et. Figur 21 - Måling af test PCB'ets planimpedans Den blå linje viser impedansen for planerne. Den lyserøde angiver induktans beregnet i Matlab og plottet sideordnet med impedansen. Kurven viser at induktansen er dominerende, med en værdi på 0.6 nh. Det antages at denne parasitinduktans stammer fra måleopstillingen. På grund af induktansens høje værdi kan målingen ikke anvendes til sammenligning med den forventede impedans fra PDNtool. Derfor foretages et eksperiment. Ved at lodde et antal kondensatorer af forventes den samlede impedans af planet at stige og dermed blive den dominerende parameter. På planet findes tre forskellige kondensator værdier 100 nf, 2.2 µf og 100 µf. Der bliver efterladt en 100 nf og en 2.2 µf kondensator. De nye værdier indtastes i PDN-tool. Og giver planimpedansen vist i Figur 22. Målingen af planet med færre kondensatorer er vist i Figur 23. Den blå linje angiver impedansen og den lyserøde er den beregnede induktans. 33

36 34

37 Impedans [ ] Figur 22 - Den "nye" planimpedans 10 1 Impedans måling (S 21 ) X: 1.19e+008 Y: X: 9.047e+006 Y: X: 1.484e+008 Y: X: 3.424e+006 Y: X: 1.342e+007 Y: Frekvens [Hz] Figur 23 - Måling af den "nye" planimpedans 35

38 Selv om den samlede impedans af planerne nu er stedet, synes induktansen stadig at være den dominerende parameter. Det er sålede ikke muligt at konkludere, hvorvidt Alteras PDN-tool giver en virkelighedstro forudsigelse af den faktiske planimpedans. Derfor foretages endnu et eksperiment. I del to af projektet er der fokus på placering af afkoblingskondensatorer; for at løse den opgave er et særligt afkoblings- PCB fremstillet. Her introduceres PCB et for at sammenligne en målt impedans-kurve med PDNtool ets impedans-kurve. Afkoblings PCB ets plan er meget større end det plan der findes på test PCB et. Desuden er afstanden i mellem planerne også større. Eksperimentet udføres ved at indsætte afkoblings PCB ets parametre i PDN-tool, og tilføje kondensatorer med forskellige værdier. Planen er så at måle impedansen af planerne og sammenligne med PDN-tool. De anvendte kondensatorer har størrelsen 0805 og typen X7R. På Figur 24 her under er impedans kurven fra PDN-tool vist. I dette tilfælde er der placeret to kondensatorer med værdierne på 100 nf og en på 2.2 µf. Figur 24- PDN-tool for 2 kondensatore på 100 nf og en på 2.2 µf 36

39 Impedans [ ] De stiplede blå linjer angiver de resonanser der ledes efter i målingen, hvor de grønne angiver antiresonanserne. Læst fra højre mod venstre er rækkefølgen: Målingen er vist i Figur 25 her under. Frekvens Grøn 2 MHz 10 MHz 480 MHz Blå 6 MHz 90 MHz Tabel 5 - Frekvenser der ledes efter 10 1 Impedans måling (S 21 ) X: 1.677e+008 Y: X: 9.672e+006 Y: X: 3.424e+006 Y: X: 1.717e Y: Frekvens [Hz] X: 3.002e+008 Y: Figur 25 - Afkoblings PCB'et med tre kondensatorer Måle resultaterne sammenlignes med PDN-tool vist i Tabel 6: Resonans Antiresonans PDN-tool Målt Afvigelse PDN-tool Målt Afvigelse 2 MHz 3.4 MHz 70 % 6 MHz 9.6 MHz 60 % 10 MHz 17 MHz 70 % 90 MHz 167 MHz 85 % 480 MHz 300 MHz 37.5 % Tabel 6 - PDN-tool Vs. Måling 37

40 Hvis man baserer sin tillid til PDN-tool et alene ud fra denne sammenligning, ser det sort ud for Altera, men da PDN-tool ikke kan tage højde for unøjagtighed i måleopstillingen, og al verdens parasitter, er det nok en dårlig ide. Derfor er der lavet en simulering for at se om der evt. kan findes en årsag til de store afvigelser. Simuleringen er lavet i LT-spice, og består af et subcircuit indeholdende en model af network analyzeren, der gør det muligt at simulere to-ports målinger, vist i Figur 26, se afsnit i appendiks. På Figur 27 erstatter komponenterne X1 X2 og X3 de omtalte subcircuits. Figur 26 - Subcircuit (Network analyzer model) Network analyzere modellen er forbundet til en spole, se Figur 27 kredsløb 1. Denne spole skal virke som den induktans selve måle opstillingen bidrager med. Hvert af de tre kredsløb har tre kondensatorer koblet i parallelle, hvilket de også er på planet. Der er tilføjet både ESR og ESL til kondensatorerne. Kredsløb 1 Kredsløb 2 Kredsløb 3 Figur 27 - Simulerings diagram For at undersøge om induktansen i måleopstillingen har en overordnet indflydelse, som den mistænkes er den ændret til den beregnede værdi på 0.6 nh i kredsløb 2 og 3. Der udover forventes det at afvigelsen også kan skyldes at kondensatorerne har en tolerance. Derfor er der trukket 20 % fra den oplyste værdi, se kredsløb 3. Resultatet af simuleringen er vist i Figur 28. Kredsløbene er vist som følger: kredsløb 1 grøn, kredsløb 2 blå og kredsløb 3 rød. Simuleringen viser tydeligt at hvis induktansen i måleopstillingen stiger, vil resonansfrekvenserne begynde at drive og samtidig dominerende, hvorfor den samlede impedans af kredsløbet stiger. Som det ses ved at sammenlign den blå og grønne kurve. Hvis komponenternes 38

41 værdier også afviger på grund af tolerancer, begynder både resonans og antiresonansfrekvensen også at drive, hvilket ses ved at se på den røde linje i forhold til de to andre. Altså må det konkluderes at det er strengt nødvendigt at holde induktansen i måleopstillingen så lav som muligt! Og at det er vigtigt at holde for øje at komponenterne ikke nødvendigvis overholder den specifikation der er opgivet, i forhold til deres værdi. Figur 28 - Simulerings resultat Det skal nævnes at denne simulering ikke har noget med afkoblings PCB et at gøre, i forhold til komponent værdier planresonanser osv. men at eksperimentet udelukkende er lavet for at undersøge hvorvidt parametre som ovenstående har en indflydelse på selve måleresultatet. 39

42 5 Delkonklusion 1 Fokus i denne del af projektet har været på at, udsætte Alteras vejledninger til design af PDNnetværket for en kritisk undersøgelse. Især har det været vigtigt at vurdere, om støjkritiske forsynings planer kan sammenlægges. Efter at have foretaget en række målinger og test, kan det konkluderes at det ikke har skabt problemer for funktionaliteten at sammenlægge forsyningsplanerne. Flere målinger, af 2V5_VCCA forsyningen viser en overskridelse af den specificerede 2 % tolerance for maksimal ripple. Trods dette er PLL en ikke gået ud af lås, og der er ikke målt bemærkelsesværdige høje jitter-værdier. En 2 % tolerance, indebære altså en passende margin for støjspænding. Det tyder på Alteras vejledninger om adskillelse af forsyningsplaner, bliver af mindre betydning. Det bør nævnes at forsynignerne på det oprindelige PCB har været adskilt, hvilket der har væert afkoblet ud fra. På test-pcb et blev der ikke ændret på denne afkobling og der kan sålede peges på en over-afkoblilng. Hvad angår Alteras PDN-tool har det været vanskeligt at verificere, om impedanskurverne rent faktisk stemmer over ens med PCB ets egenskaber. Det skyldes især, at HF målinger rent teknisk er vanskelige, fordi mange andre parametre får en ganske afgørende betydning. Det skal i denne forbindelse bemærkes, at sådanne målinger forudsætter en gennemtænkt og velovervejet måleopstilling. Trods disse betragtninger viser de foretagne målinger, at PDN-tool et er i stand til at give et udmærket billede af, hvilken karakteristik, der kan forventes af PDN-netværket. PDN-tool må derfor siges at være et værktøj anvendelig i designfasen, i og med det giver designeren en ide om hvordan der skal afkobles, for at få en lav impedans i et givet frekvensområde. 40

43 Ohm 6 Projekt afgrænsning og metoder kondensator placering Denne del af projektet vil fokusere på vigtigheden af placeringen af afkoblings kondensatorer. Inklusiv planernes impedans og kapacitet. 6.1 Ressourcer Et særligt Afkoblings PCB designes og fremstilles så der kan foretages test af hvilken indflydelse kondensatorernes placering har på for PDN-netværket. Dette PCB er ikke en del af MAN Diesel & Turbo s produkter og bliver udelukkende designet til testformålet. 6.2 Valg af løsningsmetode Afkoblings-PCB et der designes specifikt for løsning af denne del af projeketet er bygget op på som følger. Afkoblings PCB et er opbygget af i alt fire kobber planer, af samme fysiske dimentioner. Kobber planerne er placeret i lag, og dermed opstår i alt tre plankapaciteter. De øverste planer er adsilt af 0.2 mm FR4 materiale. De inderste af 1 mm og de nederste af 0.2 mm. For at sikre at alle parametre er veldefineret er der udfyldt en PCB specifikation til den eksterne PCB producent se PCB specifikation på vedlagt USB drev. 6.3 Teorier og metoder I de følgende vil teorier omkring afkobling på planer blive gennemgået Planerne og deres egneskaber Planerne består af to kobberplader adskilt af et dielektrisk materiale. En sådan kondensator har meget lav ESL og ESR, hvilket giver den en høj resonansfrekvens. Figur 29 illustrerer en plankapacitet S Frequency [Hz] Figur 29 Illustarsion af planimpedans 41

44 6.3.2 Plankapaciteten Som tidligere beskrevet opstår en kapacitiv effekt, når to ledende planer adskilt af et dielektrikum placeres tæt på hinanden. For afkoblings PCB et opstår i alt tre kapaciteter, da det er opbygget af tre planer. Figur 30 viser en skitse af afkoblings PCB et, hvor det fremgår, at de to øverste kobber lag danner en plankapacitet i lighed med de to indre og de nederste lag. Afstanden mellem de to øverste og nederste lag er 0.2 mm med en ens kapacitet på nf. De to inderste lag er placeret med 1 mm s mellemrum, hvilket giver en kapacitet på pf. Da planernes kapacitet er parallelforbundet gennem SMA stik og via er på PCB et bliver den samlede kapacitet på i alt nf. Se appendiks afsnit 0 for beregninger af plankapaciteten. 72 mm Afstand FR4 0.2 mm 140 mm Afstand FR4 1 mm Afstand FR4 0.2 mm 34.3 µm Kobber Figur 30 - Opbygningen af afkoblings printet Planresonans Da planet ikke er termineret, vil det resonere ved bestemte frekvenser. Resonansfrekvenserne vil ligge i de punkter hvor bølgelængden (λ) af en given frekvens er ligelig fordelt på kvarte, halve og hele bølgelængder. Modstanden i kobber lagene forøgesved højere frekvenser, bla. grundet skineffekten. Dette medføre at der ikke er tale om et ideelt åbent kredsløb, eller reel kortslutning. Test PCB et måler planet 72 mm x 140 mm, altså må den laveste resonansfrekvens for planets længste side betragtes som frekvensen svarende til bølgelængden λ = 560mm, hvilket vil svare til at en kvart bølge vil stå på planet. Bølgelængden for en frekvens findes ved: Hvor er fasehastigheden og er frekvensen. findes ved: Hvor lysets hastighed er og materialets dielektrikum. Substitution giver 42