Processoren: Fler-cyklus implementation

Transkript

1 Processoren: Fler-cykls implementation artin Zachariasen, DIKU Litteratr: Patterson & Hennessy, afsnit Ulemper ved enkelt-cykls maskinen Ændring til fler-cykls maskine Styresignaler Implementering af styringen Afbrydelser

2 Delmængde af IPS-arkitektren R-type add, sb, and, or, slt op rs rt rd shamt fnct Dataoverførsel lw, sw op rs rt address Betinget hop beq op rs rt address Hop j op 3-26 address 25-2

3 [25 ] Shift Jmp address [3 ] left Add PC+4 [3 28] [3 26] RegDst Jmp Branch em Control emtoreg ALUOp emwrite ALUSrc RegWrite Shift left 2 Add reslt ALU PC address memory [3 ] [25 2] [2 6] [5 ] register data register 2 Registers Write data 2 register Write data Zero ALU ALU reslt Address Write data Data memory data [5 ] 6 Sign 32 etend ALU control [5 ] (fig. 5.29)

4 Fra enkelt-cykls til fler-cykls dførelse Udførelse af ordrer brydes op i trin (steps). Hvert trin varer én klokcykls. Ændringer i forhold til enkelt-cykls implementation: Samme lager til ordrer og data En enkelt ALU (i stedet for en ALU og to addere) Fordele: Bedre ydeevne, specielt mindre afhængighed af den længste ordre. Fnktionelle enheder kan brges mere end en gang pr. ordre, når det sker i forskellige klokcykler. Ulemper: ere kompleks kontrol. 4

5 Tilføjelser: Registre Nødvendigt at tilføje registre til at gemme data der skal benyttes i en senere klokcykls i samme ordre: Ordreregister (IR) og lagerdataregister (DR) A og B registre til at opbevare ALU operander ALUOt register til at gemme ALU otpt PC Address emory or data Data register emory data register Data Register # Registers Register # Register # A B ALU ALUOt (fig. 5.3) 5

6 Tilføjelser: ltipleere Nødvendigt med flere/dvidede mltipleere: Ekstra mltipleer ved ALU A inpt Udvidelse af mltipleer ved ALU B inpt Ekstra mltipleer ved lager-adresse indgangen IorD em emwrite IRWrite RegDst RegWrite ALUSrcA PC Address Write data emory emdata [25 2] [2 6] [5 ] register [5 ] emory data register [5 ] 6 register register 2 Registers Write register Write data data data 2 32 Sign etend Shift left 2 A B ALU control Zero ALU ALU reslt ALUOt [5 ] emtoreg ALUSrcB ALUOp (fig. 5.32) 6

7 Fler-cykls maskinen: Opdeling i fem trin Ordre-dførelsen skal opdeles i balancerede klokcykler, dvs. nogenlnde lige lange cykler. Enten én ALU-operation eller én registerbank tilgang eller én tilgang til arbejdslageret. Klokcyklstid = længde af mest tidskrævende deloperation De fem trin i ordre-dførelsen:. Hent ordren (instrction fetch) 2. Afkod ordren og hent registre (instrction decode and register fetch) 3. Udfør ordren, beregn lageradresse eller afslt hop (eection, memory address comptation, or branch completion) 4. Lagertilgang eller R-type afsltning (memory access or R-type completion) 5. Skriv tilbage (write-back) 7

8 PC Address Write data emory emdata [3-26] [25 2] [2 6] [5 ] register [5 ] emory data register PCWriteCond PCWrite IorD em emwrite emtoreg Otpts Control PCSorce ALUOp ALUSrcB ALUSrcA RegWrite IRWrite Op [5 ] RegDst [25 ] [5 ] 6 register register 2 Registers Write register Write data Sign etend data data 2 32 Shift left 2 A B Shift left 2 ALU control PC [3-28] Zero ALU ALU reslt Jmp address [3-] ALUOt 2 [5 ] (fig. 5.33)

9 Fler-cykls processor: De fem trin. FETCH: Hent ordren IR = emory[pc]; PC = PC + 4; 2. DECODE: Afkod ordren og hent registre A = Reg[IR[25-2]]; B = Reg[IR[2-6]]; ALUOt = PC + (sign-etend(ir[5-]) << 2); 3. EXECUTE: Udfør ordren, beregn lageradresse eller hop-afsltning ALUOt = A + sign-etend(ir[5-]); ALUOt = A op B; if (A == B) PC = ALUOt; PC = PC[3-28] (IR[25-] << 2); Dataoverførsel R-type Betinget hop Hop 4. E: Lagertilgang eller R-type afsltning DR = emory[aluot]; emory[aluot] = B; Reg[IR[5-]] = ALUOt; Hent fra lager Gem til lager R-type 5. WRITE-BACK Skriv tilbage Reg[IR[2-6]] = DR; Hent fra lager 9

10 Kontrolsignaler:. FETCH Beskrivelse: Hent ordren IR = emory[pc]; em IRWrite IorD = PC = PC + 4; ALUSrcA = ALUSrcB = PCSorce = ALUOp = PCWrite

11 Kontrolsignaler: 2. DECODE Beskrivelse: Afkod ordren og hent registre. Ordretypen er endn ikke kendt. Tiden brges på de mest gavnlige (optimistiske) handlinger. A = Reg[IR[25-2]]; sker atomatisk B = Reg[IR[2-6]]; sker atomatisk ALUOt = PC + (sign- ALUSrcA = etend(ir[5-]) << 2); ALUSrcB = ALUOp =

12 Kontrolsignaler: 3. EXECUTE Beskrivelse: Udførelse af ordren: Udregn adresse for dataoverførsel, dfør R-type ordre eller afslt hop. Dataoverførsel ALUOt = A + sign- ALUSrcA = etend(ir[5-]); ALUSrcB = ALUOp = R-type ALUOt = A op B; ALUSrcA = ALUSrcB = ALUOp = Betinget hop if (A==B) PC = ALUOt; ALUSrcA = ALUSrcB = ALUOp = PCWriteCond PCSorce = Hop PC = PC[3-28] PCSorce = (IR[25-] << 2) PCWrite 2

13 Kontrolsignaler: 4. E Beskrivelse: Lagertilgang eller R-type afsltning. Hent fra lager DR = emory[aluot]; Gem til lager emory[aluot] = B; R-type afsltning Reg[IR[5-]] = ALUOt; em IorD = emwrite IorD = RegWrite RegDst = emtoreg = 3

14 Kontrolsignaler: 5. WRITE-BACK Beskrivelse: Skriv til registerbanken. Hent fra lager Reg[IR[2-6]] = DR; RegWrite emtoreg = RegDst = 4

15 Specifikation og implementation af kontrol Flere forskellige veje fra specifikation til implementation: Initial representation Finite state diagram icroprogram Seqencing control Eplicit net state fnction icroprogram conter + dispatch ROS Logic representation Logic eqations Trth tables Implementation techniqe Programmable logic array only memory (fig. 5.5) Den mest hensigtsmæssige løsning afhænger af den arkitektr, som skal implementeres. 5

16 Tilstandsdiagram for IPS 2 emory address comptation ALUSrcA = ALUSrcB = ALUOp = Start fetch em ALUSrcA = IorD = IRWrite ALUSrcB = ALUOp = PCWrite PCSorce = 6 (Op = 'LW') or (Op = 'SW') Eection ALUSrcA = ALUSrcB = ALUOp= 8 (Op = R-type) Branch completion ALUSrcA = ALUSrcB = ALUOp = PCWriteCond PCSorce = decode/ register fetch (Op = 'BEQ') 9 ALUSrcA = ALUSrcB = ALUOp = (Op = 'J') Jmp completion PCWrite PCSorce = 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access 7 R-type completion em IorD = emwrite IorD = RegDst = RegWrite emtoreg = 4 Write-back step RegDst= RegWrite emtoreg = (fig. 5.42) 6

17 ikroprogrammering Ikke praktisk at benytte tilstandsdiagrammer for store og komplekse ordresæt. Kontrolsignaler i en klokcykls ikroordre Symbolsk repræsentation af kontrolsignaler + specifikation af rækkefølge af mikroordrer = mikroprogram 7

18 ikroprogram for IPS Implementation af styringen ved hjælp af et mikroprogram. Label ALU SRC SRC2 Register Lager PCWrite Sekvens Fetch Add PC 4 PC ALU Seq Add PC Etshft Dispatch em Add A Etend Dispatch LW2 ALU Seq WriteDR Fetch SW2 WriteALU Fetch R Fnct A B Seq WriteALU Fetch BEQ Sbt A B ALUOt Fetch J JAddr Fetch 8

19 Sekvenskontrol: Tilstandsmaskine Hver tilstand i tilstandsdiagrammet/mikroordren får et nikt nmmer. IPS: tilstande giver et 4 bit tilstandsnmmer. Control logic Inpts Otpts PCWrite PCWriteCond IorD em emwrite IRWrite emtoreg PCSorce ALUOp ALUSrcB ALUSrcA RegWrite RegDst NS3 NS2 NS NS Op5 Op4 Op3 Op2 Op Op S3 S2 S S register opcode field State register (fig. C.7) 9

20 Tilstande med flere efterfølgere For tilstande med flere efterfølgere er det ordrens opkode, der bestemmer hvilken tilstand der hoppes til. Ordre Opkode (dec) Gl. tilst. Ny tilst. lw (35) 2 sw (43) 2 R () 6 beq (4) 8 j (2) 9 lw (35) 2 3 sw (43) 2 5 2

21 Varianter af tilstandsmaskiner Der er to typer tilstandmaskiner: ealy maskine: askinens svar (otpt) afhænger af (er en fnktion af) inpt samt maskinens tilstand oore maskine: askinens svar (otpt) afhænger kn af tilstanden, dvs. logik til styring af otpt kan separeres fra logik til fastlæggelse af den efterfølgende tilstand Tilstandsdiagrammer/mikrokode kan (normalt) implementeres vha. oore maskiner. oore maskiner er desden hrtigere og kræver mindre hardware til deres implementation. 2

22 Sekvenskontrol: ikroordretæller Store mikroprogrammer med lange veje af mikroordrer kan med fordel implementeres ved anvendelse af en mikroordretæller. Control nit PLA or RO Inpt Otpts PCWrite PCWriteCond IorD em emwrite IRWrite BWrite emtoreg PCSorce ALUOp ALUSrcB ALUSrcA RegWrite RegDst AddrCtl Adder State Address select logic Op[5 ] register opcode field (fig. C.5) 22

23 Adresselogik for mikroordretæller Tilstandsnmmeret forøges som standard sekventielt; hop dføres ved angivelse af hoptabel. Desden er det mligt at hoppe tilbage til tilstand, som påbegynder næste (makro)ordre. PLA or RO Adder State 3 2 AddrCtl Dispatch RO 2 Dispatch RO Address select logic Op register opcode field (fig. C.6) 23

24 Implementation: PLA Op5 Op4 Op3 Op2 Op Op S3 S2 S S (fig. C.4) PCWrite PCWriteCond IorD em emwrite IRWrite emtoreg PCSorce PCSorce ALUOp ALUOp ALUSrcB ALUSrcB ALUSrcA RegWrite RegDst NS3 NS2 NS NS 24

25 Implementation: RO Indkod logik i RO (read-only-memory) Inpt Adresse til RO Otpt Værdi af ord på RO adresse RO størrelse: ealy: Kbits oore: Kbits PLA størrelse: ealy:! oore: " # $&% 25

26 Afbrydelser Eception: Enhver ventet ændring i afviklingsrækkefølgen (intern eller ekstern grnd). Interrpt: Eksternt forårsaget afbrydelse. Begivenhed Hvorfra? IPS-term Ydre enheds anmodning Ekstern Interrpt Kald af operativsystem Intern Eception Aritmetisk overløb Intern Eception Udefineret ordre Intern Eception aterielfejl Int./Et. Ec./Int. Problemer med håndtering af afbrydelser: ydelsesredktion forkert design 26

27 Behandling af afbrydelser Som eksempel kigger vi på:. Udførelse af defineret ordre 2. Aritmetisk overløb Udfør følgende: Gem adressen på fejlordren i EPC (Eception Program Conter) Angiv grnden i statsregistret (Case Register) eller brg vektoriseret interrpt Overgiv styringen til operativsystemet 27

28 PC Address Write data emory emdata [25 2] [2 6] [5 ] register [5 ] emory data register PCWriteCond PCWrite IorD em emwrite emtoreg IRWrite [5 ] Otpts Control Op [5 ] [25 ] Shift left 2 [3-26] PC [3-28] 6 CaseWrite IntCase EPCWrite PCSorce ALUOp ALUSrcB ALUSrcA RegWrite RegDst register register 2 Registers Write register Write data 32 Sign etend data data 2 Shift left 2 A B ALU control Zero ALU ALU reslt Jmp address [3-] CO 3 ALUOt 2 EPC Case [5 ] (fig. 5.48)

29 Hvordan detekteres defineret ordre/aritmetisk overløb? emory address comptation 2 ALUSrcA = ALUSrcB = ALUOp = Start (Op = 'LW') or (Op = 'SW') fetch em ALUSrcA = IorD = IRWrite ALUSrcB = ALUOp = PCWrite PCSorce = 6 Eection ALUSrcA = ALUSrcB = ALUOp = (Op = R-type) Branch completion 8 ALUSrcA = ALUSrcB = ALUOp = PCWriteCond PCSorce = decode/ Register fetch (Op = 'BEQ') 9 ALUSrcA = ALUSrcB = ALUOp = (Op = 'J') Jmp completion PCWrite PCSorce = (Op = other) 3 (Op = 'LW') em IorD = emory access 5 (Op = 'SW') emwrite IorD = emory access 7 R-type completion IntCase = CaseWrite RegDst = RegWrite emtoreg = Overflow ALUSrcA = ALUSrcB = ALUOp = EPCWrite PCWrite PCSorce = IntCase = CaseWrite ALUSrcA = ALUSrcB = ALUOp = EPCWrite PCWrite PCSorce = 4 Write-back step Overflow RegWrite emtoreg = RegDst = (fig. 5.5) Udefineret ordre: ingen næste tilstand; definér en efterfølgertilstand for alle andre ordrer end lw, sw, R-type, beq, j Aritmetisk overløb: ALU-signalet overløb (overflow) 29

30 Fler-cykls processorens effektivitet Ordretype R lw sw beq j #klokcykler % af mi Antal klokcykler i gennemsnit: 4,4 Antal klokcykler i den længste ordre: 5 Forhold: 5/4,4 =,24 3

31 Case-stdy: Intel 886 arkitektren Udviklet igennem mere end 2 år nder konstant hensyntagen til bagd-kompatibilitet. 978: 886 (6 bit) 982: 8286 (6 bit, 24 bit adresserm) 985: 8386 (32 bit, 32 bit adresserm) 989: 8486 (med pipelining) 992: Pentim (sperskalar) 995: Pentim Pro (dynamisk dførelse) Nødvendigt at nderstøtte en lang række forholdsvis komplekse ordrer; desden 7 forskellige lager- adresseringsmekanismer. Pentim Pro: Kombination af PLA kodning ( RO mikrokodning med tæller. PLA: 2 mikroordrer RO: 8 mikroordrer mikroordrer) og traditionel 3