Intelligent afstandsmåler. Gruppe 415

Transkript

1 Intelligent afstandsmåler Gruppe april 2003

2 Forord Denne rapport er udarbejdet af gruppe 415 på Institut for Elektroniske Systemer på Aalborg Universitet i forårssemestret år Rapporten omhandler konstruktion af en afstandsmåler til en indendørs robot. Målgruppen er personer med viden svarende til 4. semesters studerende på samme institut. Kilder opgives med nummer fra litteraturlisten og eventuelt sidetal, for eksempel [1, side 45]. Henvisninger til gurer, tabeller, ligninger, kapitler og afsnit ser ud på følgende måde: gur 5.1 på side 57. Kredsløbsdiagrammer og komponentdiagrammer kan ses i Appendix A på side 68. Som prex til hexadecimale tal er valgt at bruge 0h, for eksempel 0h00FF, og for binære tal bruges %, for eksempel % Når der skrives pseudokode eller vises udlæsning på skærmen bruges maskinskrift, for eksempel If sunshine then happy else depressed. Som notation for aktiv lav er det valgt at bruge en asterisk, for eksempel AS*. Når et signal bliver sat aktivt, bruges sættes uanset om det sættes aktiv lavt eller højt, for eksempel: CS* sættes. På samme måde bruges negeret til at vise at et signal er inaktivt. Der vil i dette projekt ikke blive brugt PEEL, men når det kan lade sig gøre at samle nogle kredse i en PEEL, vil det blive anført.

3 Indhold 1 Modularisering Modularisering af hardware Sonar Mikrocomputer Serielforbindelse Hardwareinterface Modularisering af software Mikrocomputersoftware PC-software Design af M Blokopdeling Funktionsgenerator Indgangstrin A/D konverter Tællere Styrelogik Delkonklusion Modultest Test af funktionsgenerator Test af lydgiver og sensorer Test af indgangstrin

4 INDHOLD Test af A/D konverter Tællere Test af styrelogik Design af M Blokopdeling M68k Busdrivere Power on reset kredsløb NMI-knap CLK Adressedekoder Hukommelse Interruptkontrolkredsløb DTACK* generatoren BERR* generatoren Interface til sonar Timing Timing for læsecyklus Timing for skrivecyklus Timing af sonar Modultest af hardware Test af power on reset Test af 8 MHz krystaloscillator Test af adressedekoder Test af interruptkontrolkredsløb Test af adresse- og databus Test af BERR* generator DTACK* generatoren Test af NMI knap

5 INDHOLD 4 Design af M Blokopdeling ACIA Baudrate generator Interface mellem M2 og M Interface mellem M3 og M Timing for synkron dataoverførsel Softwaredesign af M Virkemåde Funktioner Modultest til software Test af initialisering af ACIA Test af EKKO_V og EKKO_H Test af INIT Softwaredesign af M Modultest Modtagelse af data Udlæsning af data på skærmen Opdatering af skærmen når der kommer nye data Vis status på zoner Omdenering af zoner Fejlmeddelelse ved FEJL_V og FEJL_H A Diagrammer 68 5

6 Kapitel 1 Modularisering I kapitel?? på side?? blev afstandsmåleren delt op i re overordnede moduler, M1 - M4, hvor der indgår hardware i M1, M2 og M3, og software i M2 og M4. I dette kapitel opdeles de enkelte moduler i mindre blokke, se top-down diagrammet på gur 1.1, og der laves en overordnet beskrivelse af den krævede funktionalitet. Modulerne for blokopdelingen er: Sonar (M1) Mikrocomputer (M2) Serielforbindelse (M3) Mikrocomputerens operativsystem (M2) PC software (M4) 1.1 Modularisering af hardware Sonar Dette modul skal bestå af enfunktionsgenerator, der kan generere et pulstog, der sendes til lydgiveren. Der skal være en forstærker, der kan forstærkere det modtagne ekko fra de to sensorer. I forbindelse med forstærkningen skal signalet ltreres for at fjerne eventuel støj. Det forstærkede analoge signal skal konverteres til et digitalt signal ved hjælp af en A/D konverter. 6

7 1.1. MODULARISERING AF HARDWARE AFSTANDS-MÅLER HARDWARE SOFTWARE M1 M2 M3 M2 M4 FUNKTIONS GEN M68K ACIA INDSAMLING AF DATA VIS PLACERING AF OBJEKTER FORSTÆRKER POR* BAUDRATE LAGRING AF DATA VIS STATUS PÅ ZONER FILTER NMI RS232 DRIVER BEREGNING AF AFSTAND OMDEFINERING AF ZONER A/D KONVERTER CLK SEND AFSTAND TIL M4 AFSLUT TÆLLER ADRESSE DEK FEJL DETEKTERING AF SENSORENHED KONTINUERT OPDATERING STYRELOGIK RAM SENSORER ROM LYDGIVER IRQ KONTROL DTACK* BERR* BUSDRIVERE Figur 1.1: Top-down diagram over afstandsmåleren Beregningen af den målte afstand sker på baggrund af den tidsforskel, der er imellem det udsendte og det modtagne ekko. Denne tidsforskel ndes ved hjælp af en tæller, der sender dataene til beregning i M2. Styrelogikken skal sørge for at synkronisere M1 med M2 og behandler de kontrolsignaler, der sendes mellem dem. 7

8 KAPITEL 1. MODULARISERING Mikrocomputer Mikrocomputeren skal kunne modtage data fra M1, lagre de modtagne data, og sende de beregnede data videre til M3. Projektbeskrivelsen stiller krav til, at den anvendte mikroprocessor er en Motorola 68000, M68k. For at bringe systemet i kørende tilstand, og for at kunne lave test og debugging af software, anvendes en TS2-monitor[3]. Denne stiller følgende krav til et minimumssystem: M68k mikroprocessor med CLK og power on reset kredsløb RESET-knap NMI-knap Adressedekoder til hukommelse, I/O og M6850 EPROM eller Flash-RAM til TS2MON debugger/monitor D/M-RAM for TS2MON USER-RAM RAM til brugerprogammer og data For at få det til at fungere sammen med eksterne enheder kan det udbygges med følgende blokke [1, side 264]: Kontrol af DTACK* Bus Error generator, BERR* Kontrol af interrupt Busdrivere på alle adresse-, data- og kontrolben på M68k Serielforbindelse For at afstandsmåleren skal kunne overføre sine data til en PC kræves der et interface. For at kunne bruge TS2-monitoren skal dette interface bestå af: M6850 ACIA (UART) til seriel kommunikation RS232 forbindelse med RS232 drivere Derudover skal der anvendes en Baudrate generator til at sætte ACIA'ens transmissionshastighed. 8

9 1.2. MODULARISERING AF SOFTWARE Hardwareinterface For at sikre at modulerne kan kommunikere med hinanden, fastlægges der følgende overordnede rammer for interfacet mellem dem: Overførsel af data skal ske via databussen. Der skal ske en exception håndtering, som blandt andet omfatter styring af interrupts. Der skal ske en synkronisering af kommunikationen, blandt andet ved hjælp af et power om reset kredsløb til M1 og en fælles E-clock til M3. Signalniveauet mellem modulerne skal være på TTL-niveau, V. 1.2 Modularisering af software Mikrocomputersoftware Softwaren skal designes sådan, at mikrocomputeren kan: Modtage data fra M1 Lagre data Beregne længde og vinkel til objekter Kontrollere om der er fejl i sensorerne Sende data videre til M4 Da beregningstiden er vigtig, skal softwaren skrives i Assembler. Funktionerne skal styres ved hjælp af interrupts PC-software Ved den endelige implementering skal dataene fra mikrocomputeren bruges til styring af robotten. I dette projekt skal en PC emuluere robottens styrecomputer. Der skal skrives software i C, som kan læse data fra mikrocomputeren, behandle data og udlæse dem på en skærm. Det er et demoprogram, der skal give brugeren mulighed for at: 9

10 KAPITEL 1. MODULARISERING Se placeringen af objekter Se status på zoner Omdenere zoner Afslutte programmet Opdatering af skærmen skal ske løbende, når der kommer nye data. 10

11 Kapitel 2 Design af M1 2.1 Blokopdeling I dette kapitel beskrives og designes de enkelte blokke i sonaren, og derefter beskrives og gennemføres modultest. M1 indeholder blokkene som nævnt i kapitel 1 og opbygges som på gur 2.1. LYDGIVER FUNKTIONS- GENERATOR TÆLLER SENSOR INDGANGSTRIN A/D KONVERTER STYRELOGIK M2 Figur 2.1: Blokdiagram over M1 11

12 KAPITEL 2. DESIGN AF M Funktionsgenerator Funktionsgeneratoren skal give et signal til lydgiveren. Signalet skal bestå af et 40 khz rkantsignal, der bliver udsendt i 1 ms, hvorefter der følger 24 ms uden signal. Signalet skal have en spænding på cirka 20 V pp. Kredsløbet er opbygget af to timere koblet som astabile multivibratorer, T1 og T2. T1 skal give en frekvens på 40 Hz, og T2 skal give en frekvens på 40 khz. De er koblet til en NAND-gate, så 40 Hz-signalet styrer 40 khz-signalet. Der bliver derved dannet et pulstog. T1's dutycycle skal være lille for ikke at få et ekko, der strækker sig over ere samplinger. Det betyder, at t H for T1 skal ligge så tæt på T3's periodetid som muligt. T3 har en frekvens på 10 khz, svarende til en periodetid på 0, 1 ms. T1 har en periodetid på 25 ms, og det svarer til, at T1 skal have en dutycycle på 0, 4%. Da timeren ikke kan have en dutycycle på mindre end 50%, skal signalet inverteres ved hjælp af U5, og der laves et signal med en dutycycle på 99, 6%. Signalet før inverteren skal bruges til at nulstille tællerne og give IRQ4* til M2. For at nde komponenterne C 1, R A1 og R B1 anvendes følgende formler [4, side 7], hvor t L er tiden, når signalet er lavt, og t H er tiden, når signalet er højt: t L = C R B ln 2 R B = t L ln 2 C Kondensatoren, C 1, vælges til 10 nf, og modstandene, R A1 og R B1 beregnes. (2.1) R B1 = 0, 0001 s ln 2 10 nf = 14, 427 kω 14, 7 kω R A1 = t H = C (R A + R B ) ln 2 R A = 0, 0249 s ln 2 10 nf t H ln 2 C R B (2.2) 14, 427 kω = 3, 592 MΩ 3, 57 MΩ 40 khz-generatoren er også opbygget omkring en 555 timer, der er koblet som astabil multivibrator. Der skal være en dutycycle på cirka 50 %. Kondensatoren, C 2, vælges til 100 pf, og modstandene, R A2 og R B2 beregnes: (R A + 2R B ) = 1 ln 2 f C 2 (2.3) (R A2 + 2R B2 ) = 1 ln 2 40 khz 100 pf = 360 kω 12

13 2.1. BLOKOPDELING For at opnå en dutycycle på 50 %, skal R B2 være meget større end R A2. Derved vil R B2 R B2 + R A2, og C 2 oplades og aades tilnærmelsesvist gennem den samme modstand. R A2 vælges til 4 kω, og R 2B vælges til 178 kω. Figur 2.2: Kredsløbsdiagram over funktionsgeneratoren Derefter bliver signalerne fra funktionsgeneratoren sendt igennem en NAND-gate, U 1, hvorved der fremkommer et pulssignal. Signalet sendes gennem et forstærkertrin, der er opbygget omkring en NAND-gate, U 2, og en kondensator, C 3. Når udgangen af U 1 er høj, bliver udgangen af U 2 lav, og spændingen over C 3 og lydgiveren bliver positiv. Når udgangen af U 1 er lav, bliver udgangen af U 2 høj, og spændingen over C 3 og lydgiveren bliver negativ. Derved fås en svingning fra positiv til negativ. Signalet sendes gennem et inverternet, U 3 og U 4, hvilket giver en strømforstærkning Indgangstrin Indgangstrinnet skal forstærke signalet fra sensoren op til et brugbart niveau. Det opbygges af to operationsforstærkere, Q 1 og Q 2, der giver en forstærkning på cirka 2400 gange, og et førsteordens højpaslter med en knækfrekvens på 500 Hz for at ltrere lysnetstøj væk, se gur 2.3. Det første trin er en operationforstærker, Q 1, af typen TLE2071. Den designes til at have en forstærkning på 24 gange. Modstandene, R 1 og R 2, udregnes efter følgende formel, hvor A er forstærkningen [5, side 82]: 13

14 KAPITEL 2. DESIGN AF M1 Figur 2.3: Kredsløbsdiagram over indgangstrinnet R 1 vælges til 1 kω: A = 1 + R 2 R 1 (2.4) 24 = 1 + R 2 1 kω R 2 = (24 1) 1 kω = 23 kω Det næste forstærkertrin opbygges på samme måde som det første og designes til at have en forstærkning på cirka 100 gange. Komponentværdierne, R 4 og R 5, er beregnet til at være 10 kω og 1 MΩ. Komponentværdierne, C 4 og R 3, til højpaslteret udregnes efter følgende formel: C 4 sættes til 20 nf. R 3 = 1 2 π f C 4 (2.5) R 3 = 1 2 π 500 Hz 20 nf = 15, 9 kω 14

15 2.1. BLOKOPDELING R 3 sættes til standardværdien 15, 8 kω A/D konverter A/D konverteren skal foretage en analog til digital konvertering med en opløsning på én bit. Det skal foregå ved, at signaler under referencespændingen giver et lavt output, og signaler over giver et højt output. Konverteren opbygges ved hjælp af en komparator af typen LM311, der består af en operationsforstærker og en transistor. Den inverterende indgang forbindes til midterbenet på et potentiometer, der forbindes til stel og V CC. Dette giver referencespændingen til komparatoren. Signalet sendes ind på den ikke-inverterende indgang. Operationsforstærkeren forstærker forskellen mellem referencespændingen og indgangssignalet med råforstærkningen, der er ca gange, med den negative og positive forsyningsspænding som yderpunkter. Derved bliver signalet og støjen adskilt. Kun den positive del af signalet går videre igennem transistoren. Signalet skal ændres fra et 40 khz pulssignal med en spænding på 18 V til et 5 V logisk højt signal ved hjælp af et lter. (Dette lter er ikke konstrueret endnu...). Figur 2.4: Kredsløbsdiagram over A/D konverter 15

16 KAPITEL 2. DESIGN AF M Tællere Tællerne skal bruges til at angive tiden, hvor der er detekteret et ekko. Dette skal angives som et 8 bit signal, der beskriver tiden med en opløsning på 0, 1 ms. Tællerne bygges af to 4 bit tællere og en 10 khz timer, se gur 2.5. Figur 2.5: Kredsløbsdiagram over tællerkredsløbet Timeren er bygget op omkring en 555 kreds koblet som astabil multivibrator. De ydre komponenter, C 6, R A3 og R A3 beregnes udfra følgende formel[4]: f = 1 ln 2(R A + 2 R B ) C (2.6) C 6 vælges til 1 nf, og (R A3 + 2R B3 ) fås til 144, 2 kω. Ud fra det vælges R A3 til 4 kω, og R B3 bliver dermed 70 kω. Signalets dutycycle vil være cirka 50 %, men det har ikke 16

17 2.2. MODULTEST nogen betydning her, da tællerne er kant-triggeret. Signalet fra timeren sendes ind på clock-indgangen, CLK, på den første tæller. Ripple Carry Out, RCO, på den første tæller er forbundet til CLK på den anden tæller. Når tællerne er forbundet på den måde, virker de som en 8 bit tæller. Udgangene er forbundet til databussen gennem otte switche af typen HEF4016B, som er styret af CS* fra M2. CLR* på begge tællere får et signal fra udgangen af 40 Hz-generatoren i funktionsgeneratoren, og tællerne kan dermed nulstilles. Dataindgangene på tællerne bliver ikke brugt og holdes derfor lave ved at koble dem til stel. Tællerne skal tælle hele tiden, og derfor forbindes ENT, ENP og LOAD* til V CC Styrelogik Da IRQ5* og IRQ6* tidsmæssigt sættes i længere tid end M2 har brug for, skal der konstrueres et styrekredsløb, der ved hjælp af enten CS* eller VMA* fra M2 negerer IRQ5* (eller IRQ6*). Dette kan gøres ved hjælp af en kanttriggeret S/R-latch ip-op, hvor udgangen fra komparatoren er forbundet til SET-indgangen på S/R-latchen. Udgangen på denne er forbundet til IRQ5* (og IRQ6*) på M2. RESET-indgangen på S/R-latchen er forbundet til CS* på M2. (Dette kredsløb er ikke konstrueret endnu, og vi ved ikke om princippet virker) Delkonklusion M1 er nu blevet designet. Da der ønskes at måle både afstand og vinkel, skal der bruges to sensorer og dermed også to indgangstrin, komparatorer og ip-ops. Sæt nummer to skal forbindes til IRQ6* i stedet for IRQ5* på M Modultest Modultesten af M1 gennemføres ved først at teste de enkelte blokke hver for sig og derefter teste det samlede modul. De enkelte blokke testes i følgende rækkefølge: 1. Funktionsgenerator 2. Lydgiver og sensorer 3. Indgangstrin 17

18 KAPITEL 2. DESIGN AF M1 4. A/D konverter 5. Tællere 6. Styrelogik På gurerne over testopstillingerne er kun de mest relevante komponenter og databen vist. Indgange, der påtrykkes et højt eller lavt signal vil være mærket "HI"eller "LO". Målepunkter vil være markeret med en ring, og det angives, hvilken indgang på oscilloskopet, der anvendes ved "OSC 0"til "OSC 15" Test af funktionsgenerator De to timere i funktionsgeneratoren testes hver for sig. T1 skal give et 40 Hz signal, som måles på ben 3. T2 skal give et 40 khz signal, som måles på ben 3. Der udtages desuden et signal over lydgiveren. Dette signal skal være et pulstog med et pulssignal i 0, 1 ms med en amplitude på 20 V pp og en periodetid på 25 ms, se gur 2.6. Figur 2.6: Ideelt pulstog Test af lydgiver og sensorer Formålet med denne test er at kontrollere, om lydgiveren kan udsende et pulstog med med et pulssignal i 0, 1 ms med en amplitude på 20 V pp og en periodetid på 25 ms, og at sensorerne kan modtage dette pulstog. 18

19 2.2. MODULTEST Lydgiveren og sensorerne sættes op over for hinanden med 1 meters afstand, så der er direkte forbindelse mellem dem. Funktionsgeneratoren tilsluttes lydgiveren, og der måles på benene af sensorerne. Det målte signal skal være et pulstog med samme periodetid og pulslængde, men med en mindre amplitude Test af indgangstrin De to forstærkertrin, P1 og P2, testes først hver for sig og derefter samlet. Til test af de enkelte forstærkertrin anvendes et testsignal fra en variabel funktionsgenerator, der sendes ind på ben 3 på henholdsvis P1 og P2. Dette signal er et rkantsignal med en frekvens på 40 khz og en amplitude på 200 mv pp. Der måles på udgangen, ben 6, af henholdsvis P1 og P2. Udgangssignalet fra P1 skal være et rkantsignal med en amplitude på 4, 8 V pp. Udgangssignalet fra P2 skal være et rkantsignal med en amplitude på 20 V pp. Til test af det samlede indgangstrin anvendes et testsignal fra en variabel funktionsgenerator, der sendes ind på ben 3 på P1. Dette signal er et rkantsignal med en frekvens på 40 khz og en amplitude på 10 mv pp. Der måles på udgangen, ben 6, af P2. Udgangssignalet skal være et rkantsignal med en amplitude på 24 V pp. I forbindelse med test af det samlede indgangstrin skal højpaslteret også testes. Der benyttes det samme indgangssignal som før, mens frekvensen varieres mellem 5 Hz og 5 khz. Det skal observeres, om frekvenser under 500 Hz afskæres, mens frekvenser over 500 Hz ikke påvirkes Test af A/D konverter I denne test skal det kontrolleres, om A/D konverteren kan konvertere det analoge pulstog til et digitalt signal. Det skal endvidere kontrolleres, om det signal, der sendes til styrelogikken er blevet ændret til et +5 V signal. Indgangssignalet til A/D konverteren laves ved hjælp af funktionsgeneratoren, hvor signalet sendes ind på ben 2 på P3. Referencespændingen på ben 6 på P3 justeres til et brugbart niveau ved hjælp af R6. Der måles på udgangen, ben 1 på P3. Det målte signal skal være et digitalt signal med en amplitude på +18 V. Der måles endvidere på den anden side af spændingsdelingen mellem R8 og R9. Her skal signalet have en amplitude på +5 V. 19

20 KAPITEL 2. DESIGN AF M Tællere I denne blok skal timeren, T3, og tællerne, T4 og T5, testes. T3 skal give et 10 khz rkantsignal, som måles på ben 3. T4 og T5 skal tælle kontinuert. Dette måles på udgangene, ben 11, 12, 13 og 14, på T4 og T5. Når der sættes et lavt signal på ben 1 på T4 og T5, resettes tælleren, og der skal måles %0000 på udgangsbenene Test af styrelogik I styrelogikken skal power on reset funktionen fra M2 testes. Switchene, U6 og U7, skal testes, og ip-oppen, U8, der styrer IRQ5* skal testes. Power on reset funktionen testes ved at sætte et lavt signal på ben 9 på P4. Der måles på udgangene, ben 3, på T1 og T2. Der skal ikke observeres noget signal på udgangene, så længe der er et lavt signal på ben 9 på P4. Når signalet på ben 9 på P4 bliver højt, skal der observeres et rkantsignal på henholdsvis 40 Hz og 40 khz. Det skal kontrolleres, at der åbnes for switchene, U6 og U7, når der kommer et højt signal på ben 5, 6, 12 og 13. Herved skal der kunne observeres det samme signal på indgangene, ben 1, 4, 8 og 11, og udgangene, ben 2, 3, 9 og 10. Der kan ikke skrives noget til test af U8 endnu... 20

21 Kapitel 3 Design af M2 I dette kapitel beskrives og designes de enkelte blokke i mikrocomputeren, og derefter beskrives og gennemføres modultest. M2 indeholder blokkene som nævnt i kapitel 1, og opbygges som på gur 3.1. Figur 3.1: Blokdiagram over M2 21

22 KAPITEL 3. DESIGN AF M2 3.1 Blokopdeling M68k I dette afsnit vil de vigtigste benforbindelser på M68k blive beskrevet med udgangspunkt i gur 3.2 [1, side ]. Figur 3.2: Diagram over logisk benplacering Adressebus: Adressebussen er en 23 bit adressebus, der tillader adressering af bit word. M68k bruger adressebussen til at specicere placeringen i hukommelsen af de word, som den skriver data ind i eller læser data fra. Databus: Databussen er 16 bit bred og kan overføre data i begge retninger mellem M68k's og dens hukommelse og ydre enheder. Den virker som et input under en M68k læsecyklus og som et output under en M68k skrivecyklus. 22

23 3.1. BLOKOPDELING Asynkron bus kontrol Den asynkrone bus er M68k primære bus og anvendes i afstandsmåleren til M68k kommunikation med sonar, RAM og ROM. M68k er ikke fuldt asynkron idet alle dens handlinger er synkroniseret med CLK, og kontrolbenenes funktion er at udveksle handshake, der sikrer en pålidelig kommunikation. AS* sættes, når M68k ønsker at skrive til eller læse fra en enhed, og fortæller, at det er en gyldig adresse, der står på adressebussen. UDS* og LDS* giver M68k mulighed for at skrive enten en byte eller et word. UDS* og LDS* er begge sat, når der skal tilgås et word. Skal der tilgås en byte, er enten UDS* eller LDS* lav, afhængig af om der skal tilgås enlige eller ulige adresse. DTACK* er et signal, som M68k bruger til at afgøre om data er registreret. Kommer der ikke noget DTACK*-signal til M68k, kan der indsættes waitstates, indtil DTACK* kommer, eller der genereres en bus error, BERR*. Hvis de eksterne enheder ikke selv laver et DTACK*, skal der laves et kredsløb, der generer et DTACK*. Dette kredsløb vil blive bygget i dette projekt, se afsnit Når R/W* er lavt, er M68k i en skrivecyklus, ellers er den i en læsecyklus. Synkron bus kontrol Den synkrone kommunikation fungerer ved, at den fælles CLK sørger for at synkronisere dataoverførslen mellem den eksterne enhed og M68k. Der anvendes synkron dataoverførsel mellem M68k og ACIA. VPA* sættes, når en ekstern enhed skal serviceres og skal bruge synkron buskontrol. VMA* sættes af M68k, når den har modtaget et VPA*, og fortæller den eksterne enhed, at den er klar til synkron buskontrol. E er en neddelt CLK fra M68k's CLK, og bruges blandt andet af ACIA'en og BERR* 6 generatoren. En E cyklus er det samme CLK-som 10 M68k cykler, og er lav i af 10 4 tiden og høj i af tiden. 10 Bus arbitration kontrol Disse kontrolben anvendes, hvis der er ere enheder, der skal kunne fungere som bus master. Denne mulighed benyttes ikke i afstandsmåleren, idet M68k er den eneste, der fungerer som bus master. Derfor skal BR* og BGACK* forbindes til V CC, og BG* skal ikke forbindes. Interrupt kontrol En ekstern enhed bruger de tre interrupt kontrolben til at gøre opmærksom på, at den skal serviceres. 3-bit koden på kontrolbenene specicerer et af otte interrupt niveauer fra 0 til 7. Niveau 0, IRQ0*, har laveste prioritet og indikerer at der ikke er sendt et interrupt. IRQ7* kaldes også Non Maskable Interrupt, NMI, og har den 23

24 KAPITEL 3. DESIGN AF M2 højeste prioritet. IRQ7* afbryder alle igangværende interruptrutiner og skal serviceres med det samme. Funktionskoder Funktionskoderne kan anvendes til ere formål, blandt andet til at skelne mellem user og supervisor mode, til at inddele hukommelsen i data- og programområder og til at generere et interrupt acknowledge signal. Det er kun den sidste funktion, der anvendes i dette projekt. Når der er kommet et IRQ*, sættes funktionskode benene FC0, FC1 og FC2 alle højt og der genereres et interrupt acknowledge signal, se afsnit 3.1.8). Systemkontrol M68k anvender CLK signalet til at styre dens interne timing. For at sikre, at M68k først begynder dataoverførsel, når alle spændinger er stabile, skal benene RESET* og HALT* sættes i minimum 100 ms under opstart. Dette sikres ved at bygge et eksternt power on reset kredsløb, se afsnit Alle kontrol-input trækkes til V CC ved hjælp af pullup modstande for at sikre, at de går aktivt høje, når der ikke er nogen enhed, der kontrollerer bussen. Disse modstande vælges til 4, 7 kω [1, side 213 og 885] Busdrivere For at sikre, at M68k kan drive alle de kredse, der sættes på adresse-, data- og kontrolbus, anvendes der busdrivere, J1, J2, K1, K2, L1 og L2, se gur?? Power on reset kredsløb Dette kredsløb opbygges omkring en TL7705, se gur 3.3. Som nævnt ovenfor skal der anvendes et signal, der er lavt i mindst 100 ms, t d. Denne tidsforsinkelse bestemmes af kondensatoren, C T, ud fra følgende formel [2]: C T = C T = t d 1, (3.1) 100 ms = 7, 69 µf 1, Denne værdi afrundes til 10 µf og giver dermed en tidsforsinkelse på 130 ms. Under power on bliver ben 5, RESET* output sat, når V CC overstiger 3, 6 V. Her aktiveres en 130 ms tidsforsinkelse, efter hvilken ben 5, RESET*, og ben 6, RESET bliver inaktive. Kredsen overvåger også, at V CC ikke falder til et niveau, der gør at M68k's spændinger 24

25 3.1. BLOKOPDELING Figur 3.3: Diagram over power on reset kredsløb bliver ustabile. Dette sker ved hjælp af ben 7, SENSE input. Hvis spændingen falder til under 4, 6 V,V IT,max [2], bliver RESET* og RESET sat, og der sker et reset af M68k. En LED er forbundet til HALT*, ben 19 på M68k, via K1. Den lyser hele tiden, undtagen når der laves et reset. RESET* er endvidere forbundet med K1, ben 12, og anvendes som et kontrolsignal til at synkronisere opstart af eksterne enheder med M68k [1, side 883] NMI-knap For at give brugeren en mulighed for at genstarte M68k ved softwarefejl uden at placeringen af programcounteren, PC, går tabt, sættes der en NMI-knap ind i kredsløbet. Ved tryk på knappen sendes et Non Maskable Interrupt, NMI, der er det samme som et IRQ7*, til IRQ-kontrolkredsløbet. For at undgå prel indsættes en prelfjerner sammen med knappen, se gur 3.4 og 3.1. NMI S (1) R (5) Y (3) X (6) sidste Y sidste X Tabel 3.1: Sandhedstabel for NMI-knap NMI-knappen kan enten være i stilling 1 eller i stilling 3. Den er som standard i stilling 1, og her vil signalet på ben 6 på J3 være lavt. Når NMI-knappen påvirkes til stilling 3, 25

26 KAPITEL 3. DESIGN AF M2 Figur 3.4: Diagram over NMI-knap går signalet på ben 6 på J3 højt. Signalet inverteres i G2, og derved sættes der et IRQ7*, når NMI-knappen påvirkes til stilling CLK Der skal genereres et kontinuert rkantsignal med en frekvens på 8 MHz. Dette opnås ved at anvende en krystaloscillator MCO1425B, der forbindes til CLK, ben 15 på M68k, se gur 3.5. Figur 3.5: Diagram over CLK-kredsløb Adressedekoder TS2MON stiller følgende krav til hukommelsesområder: 26

27 3.1. BLOKOPDELING Adresseområde 0h h i ROM D/M-RAM på adresse 0h h040FFF ACIA tilgås på adresse 0h h Derudover skal der vælges en adresse, som sonarinterfacet skal kunne tilgås på. Denne adresse vælges til 0hC Afstandsmålersoftwaren kommer til at ligge i ROM på adresse 0h h03FFFF, og den RAM, som programmet kan skrive i, ligger på adresse 0h h07FFFF. Den ROM og RAM, der er til rådighed i projektet, er 1 M-bit ash-rom, AM29F010B, og 4 M-bit static RAM, K6T4008C1C. Såvel ROM som RAM tilgås med 8 bit, og da databussen er 16 bit bred, anvendes der to blokke af hver til henholdsvis lower og upper byte. Dette betyder, at der er 256 kb ROM og 1 MB RAM til rådighed. Beregning af minimumskrav til lagerkapacitet: Der skal være plads til minimum et aktuelt datasæt og et gemt datasæt fra både højre og venstre kanal fra sonarinterfacet. Hvert datasæt består af 1 byte, der samples med 40 khz i 25 ms. Hermed kan følgende ligning opstilles: Beregning: Lagerkapacitet til data = 2 kanaler 2 datasaet 1 byte f sample t sample (3.2) Lagerkapacitet til data = byte Hz s = 4000 byte (3.3) Derudover skal der være lagerkapacitet til afstandsmålersoftware. Det vurderes, at det ville være muligt at klare sig med mindre RAM og ROM, men de anvendte kredse er de mindste der er til rådighed. På baggrund af ovenstående krav kan en adressedekodningstabel opstilles, se tabel 3.2. Enhed A 23 A 22 A 21 A 20 A 19 A 18 A 17 - A 01 Adresse 2 * 128 kb ROM X 0h h03FFFF 2 * 512 kb RAM X 0h h07FFFF ACIA 1 0 X X X X X 0h h Sonar 1 1 X X X X X 0hC00001 Tabel 3.2: Adressedekodningstabel Af tabellen fremgår det, at RAM og ROM vælges ved hjælp af adresseben A 18, og ACIA og sonarinterface vælges ved hjælp af adresseben A 22 og A 23. Til styring af hukommelsen skal der konstrueres en adressedekoder, der sikrer at der kun gives chip select, CS*, til én hukommelsesblok eller én ekstern enhed på databussen ad 27

28 KAPITEL 3. DESIGN AF M2 gangen. CS* laves på baggrund af AS*, UDS* og LDS* samt adresseben A 18, A 22 og A 23. Adressedekoderen opbygges som på gur 3.6 [1, side 887]. Figur 3.6: Diagram over adressedekoder Denne blok kunne opbygges ved hjælp af en PEEL Hukommelse Der skal anvendes 3 kontrolsignaler for at kunne læse eller skrive til RAM eller læse fra ROM. Disse kontrolsignaler er output enable, OE*, chip select, CS*, og write enable, WE*, se gur??. Der kan både læses fra og skrives til RAM og læses fra ROM, når OE* er lav. Derfor forbindes OE* til stel. CS* fås fra adressedekoderen, se afsnit på side 26, og WE* fås fra R/W* på M68k Interruptkontrolkredsløb Der er to forskelige former for interrupts: Der er vektoriserede og autovektoriserede. Der benyttes vektoriseret, hvis den enhed, der sender et IRQ*, selv kan identicere sig med en interruptvektor, der lægges ud på databussen efter modtagelse af en IACK*. Da ingen af de enheder, der benyttes i dette projekt, selv kan lægge en interruptvektor ud, benyttes autovektoriseret interrupt. Det vil sige at istedet for at sætte DTACK* i slutningen af 28

29 3.1. BLOKOPDELING IACK* cyklen, sendes IACK* og IRQ* ind på VPA* ved hjælp af en OR gate. Interrupt vektoren genereres så automatisk internt i M68k [1, side ]. De eksterne enheder er blevet tildelt hver deres IRQ* nummer. De enheder, der skal bruge et IRQ*, er NMI-knap, sonar og ACIA, se tabel 3.3. Niveauet er valgt på baggrund af, hvor vigtig forespørgslen er for at undgå at data mistes. Sonaren får hele tiden nye datasæt, og har ikke mulighed for gemme datasæt, hvis der kører en interruptrutine med et højere nummer, hvorimod ACIA kun sender et interrupt, når der skal sendes noget fra PC til M68k. Der anvendes dog ikke interrupt til ACIA'en så længe TS2-monitoren anvendes. Her benyttes i stedet polling, hvor M68k med mellemrum sender en forespørgsel til ACIA'en, om den har nogle data til M68k. Ekstern enhed IRQ* nummer NMI-knap 7 EKKO_H (sonar) 6 EKKO_V (sonar) 5 INIT (sonar) 4 ACIA 2 Tabel 3.3: Eksterne enheders IRQ* nummer Hvis M68k er i gang med at udføre en interruptrutine, og der kommer et nyt interrupt på et højere niveau, vil M68k afbryde den rutine den er i gang med og begynde at udføre den nye interruptrutine. Derefter fortsættes den afbrudte proces. Når de eksterne enheder vil kommunikere, udsender de et IRQ* til J4, som er en 8 til 3 enkoder der konverterer de syv niveauer af IRQ* til en 3-bit kode på IPL0* til IPL2*. Efter at processoren har modtaget forespørgslen, udsender den et interrupt acknowledge signal ved hjælp af funktionskode dekoderen, J5. Derudover sætter den et interrupt niveau signal på adressebenene A 01 til A 03, der sammen med interrupt acknowledge signalet sørger for at sende et IACK* til den eksterne enhed, der har sendt et IRQ*. Dette sker i IACKdekoderen, J6, som er en 3 til 8 dekoder, se gur 3.7. Denne blok kunne opbygges ved hjælp af en PEEL DTACK* generatoren Der er ikke nogen af de eksterne enheder der selv genererer et DTACK*, og derfor skal der opbygges et eksternt kredsløb til at gøre det, se gur 3.8. For at nde ud af om der skal indsættes waitstates i DTACK* generatoren, skal det undersøges, hvor lang tid det tager at tilgå hukommelsen i forhold til, hvornår DTACK* generatoren er klar til at sætte et DTACK*. 29

30 KAPITEL 3. DESIGN AF M2 Figur 3.7: Diagram over interruptkontrol kredsløb Figur 3.8: Diagram over DTACK* generator Den tid, det tager at tilgå hukommelsen, er den forsinkelses tid, det tager et CS_RAM* eller CS_ROM* plus den tid, det tager hukommelseskredsen at blive klar. Når der skal laves et CS*, skal signalet gå igennem kredsene J2 (21 ns), K6 (40 ns) og D5 (8 ns). En skrivecyklus til RAM tager 70 ns og en læsecyklus fra ROM tager 90 ns. I det efterfølgende er det ROM s læsecyklus, der indgår i beregningerne, da dette er den langsomste cyklus. Dette giver en total tid på maksimum 159 ns. 30

31 3.1. BLOKOPDELING Den tid, det tager, før DTACK* generatoren er klar til at sætte et DTACK*, ndes som den tid, signalet skal gå igennem kredsene J2 (18 ns), K6 (27 ns), H3 (3 ns) og H2 (15 ns). Dette giver en total tid på minimum 63 ns. Det viser, at DTACK* i det værste tilfælde vil blive sat, 95 ns før hukommelseskredsene er klar. Derfor skal der indsættes to waitstates (125 ns), således at hukommelseskredsene vil være klar minimum 30 ns før DTACK*. Dette gøres ved at forbinde datainput ben 3-6 til V CC, så tælleren sættes til at starte med at tælle fra %1111. Skiftet fra %1111 til %0000 svarer til, at der indsættes til waitcycles. DTACK* generatoren virker ved, at når der ikke er sat et CS* på H3, bliver tælleren holdt i sin LOAD state, og tælleren sættes til standardværdien. Når der bliver sat et CS* på H3, bliver signalet på ben 6 på H3 højt. Derved bliver tælleren enabled og tæller videre fra dens indlæste værdi. Tælleren får sin CLK fra M68k's CLK, og begynder at tælle op fra %1111. Da DTACK* forbindes til udgangsbenet med det mest betydende bit, vil den ved skiftet fra %1111 til %0000 sætte DTACK* og hermed lave det handshake som kræves fra CPU'en. Ved enden af en cyclus bliver AS* på M68k negeret. Dermed forsvinder CS* til H3, og LOAD*, ben 9 på H2, bliver sat og værdien %1111 indlæses i tælleren, og DTACK* negeres. Denne blok kunne opbygges ved hjælp af en PEEL BERR* generatoren Samtidig med at H2 begynder at tælle, begynder BERR* generatoren, G1, også at tælle, se gur 3.9. Figur 3.9: Diagram over BERR* generator 31

32 KAPITEL 3. DESIGN AF M2 Den får sin CLK fra M68k's neddelte CLK, ben E, og bliver nulstillet, hver gang AS* bliver negeret. Ripple udgangen bliver høj efter, at den har talt fra %0000 til %1111, og bliver inverteret gennem G2 for at give M68k et BERR* signal. Det vil sige, at hvis ikke G1 får et AS* signal indenfor 15 E-clock cykler, begyndende fra starten af en læse/skrive cyklus, sættes BERR*, hvilket tvinger cyklen til at stoppe. Denne blok kunne opbygges ved hjælp af en PEEL. 3.2 Interface til sonar Interfacet til M1 samles i en 16 bens sokkel, der indeholder følgende kontrol- og datasignaler, se gur 3.10: 1. D00 2. D01 3. D02 4. D03 5. D04 6. D05 7. D06 8. D07 9. CS_SONAR* 10. IRQ4* (INIT) 11. IRQ5* (EKKO V) 12. IRQ6* (EKKO H) 13. POR* 14. VMA* 15. STEL 16. V CC (+5V) 32

33 3.3. TIMING Figur 3.10: Diagram over sonarinterface M1 anvender D 00 - D 07, ben 1-8, til at sende dataværdierne for de målte ekkoer til lagring og beregning i M2. Ben 9, 13 og 14 er kontrolsignaler, som M2 sender til M1, mens ben er kontrolsignaler, som M1 sender til M2. M1's digitale kredse strømforsynes fra M2 ved hjælp af ben 15 og Timing I dette afsnit undersøges timingdiagrammer for læse- og skrivecykler for RAM og ROM Timing for læsecyklus For at beregne om der skal indsættes waitstates i forbindelse med en læsecyklus benyttes parametrene i gur Tidsparameteren t SLDI er den tid det tager fra AS* lav til data er stabil på bussen. Denne tid skal være større end hukommelsesblokkenes accesstid, og den tid det tager at lave et CS*, t CS. ROM'en er den langsomste af hukommelsesblokkene med en accesstid på 90 ns. t CS udregnes som den forsinkelsestid der er i kredsene J2 (21 ns), K6 (40 ns) og D5 (8 ns). Dette giver i alt 159 ns. t SLDI udregnes ud fra følgende formel [?, SAI lek. 8]: t SLDI = 2, 5 t CY C t CHSL,max t DICL (3.4) 33

34 KAPITEL 3. DESIGN AF M2 Figur 3.11: Tidsdiagram for læsecyklus til ROM [1, side 226] Beregning af t SLDI : t SLDI = 2, ns 60 ns 15 ns = 238 ns Heraf kan ses, at der ikke indsættes waitstates i en læsecyklus Timing for skrivecyklus For at nde ud af om der indsættes waitstates i forbindelse med en skrivecyklus undersøges der om den anvendte RAM-kreds tidsparametre overstiger M68k's tidsparametre, se gur De anvendte tidsparametre er sat ind i tabel 3.4. Da der ikke er nogen dierence, der er negativ, betyder det, at alle tidsparametre er overholdt, og der bliver ikke indsat waitstates Timing af sonar Kommer senere... 34

35 3.3. TIMING Figur 3.12: Tidsdiagram for skrivecyklus til RAM Tidsparameter M68k tidsparameter M68k værdi (ns) RAM værdi (ns) Dierence (ns) t W C t AV SL + t SL + t SHAZ = t CW t SL(W ) t W R t SHAZ t AW t AV SL + t SL = t AS t AV RL t W P t SL t ASRV = t DW t DOSL + t SL(W ) = t DH t SHDOI Tabel 3.4: Skrivecyklusparametre M68k - RAM 35

36 KAPITEL 3. DESIGN AF M2 3.4 Modultest af hardware Hardwaren af M2 testes ved, at de enkelte blokke først testes hver for sig, og derefter testes det, om hele modulet virker. TS2-monitoren brændes i ROM, og ved at forbinde M2 og M3 til en PC kan TS2-monitoren bruges til at kontrollere, om modulerne virker. Dette kan først gøres, når M3 er blevet testet. De enkelte blokke testes i følgende rækkefølge: 1. Power on reset 2. 8 M Hz krystaloscillator 3. Adressedekoder 4. Interruptkontrolkredsløb 5. Adresse- og databus 6. BERR* generator 7. DTACK* generator 8. NMI knap På gurerne over testopstillingerne er kun de mest relevante komponenter og databen vist. Indgange, der påtrykkes et højt eller lavt signal vil være mærket "HI"eller "LO". Målepunkter vil være markeret med en ring, og det angives, hvilken indgang på oscilloskopet, der anvendes ved "OSC 0"til "OSC 15" Test af power on reset Der er tre ting, der skal testes på dette kredsløb. Det skal testes, at ben 5 på H1 holdes lavt i minimum 100 ms, når der sættes strøm til kredsløbet. Det skal testes, at ben 5 på H1 holdes lavt i minimum 100 ms, når reset-knappen påvirkes. Det skal testes, at ben 5 på H1 holdes lavt, hvis V CC falder til under 4, 5 V. 36

37 3.4. MODULTEST AF HARDWARE Figur 3.13: Test af power on reset Beskrivelse af testopstilling Testopstilling for power on reset kredsløbet ses på gur Test 1: Der måles med et oscilloskop på RESET*, ben 5 på H1, og strømmen tilsluttes. Dermed kan den tid, hvor signalet er lavt aæses. Test 2: Reset-knappen påvirkes, og på oscilloskopet observeres det, om signalet på ben 5 går lavt i minimum 100 ms. Test 3: Forsyningsspændningen sænkes langsomt, og på oscilloskopet observeres det, ved hvilken spænding signalet på ben 5 går lavt. Testresultat Test af 8 M Hz krystaloscillator Det skal testes, at oscillatoren svinger med 8 MHz, og at der kan tages en neddelt clock på 800 khz ud fra M68k. 37

38 KAPITEL 3. DESIGN AF M2 Beskrivelse af testopstilling Testopstilling for krystaloscillator ses på gur Figur 3.14: Test af krystaloscillator Der måles med et oscilloskop på ben 8 på MCO1425B og på ben 22 på M68k. Testresultat Det kan konkluderes, at krystaloscillatoren svinger med en frekvens på 8 M Hz. Det er ikke et perfekt rkantsignal, idet det buger lidt på den opadgående anke, og der er en del ripple, når signalet er lavt. Se gur??. Afvigelsen vurderes dog ikke at være så stor, at den har nogen betydning. Det kan endvidere konkluderes, at der kan udtages en neddelt clock på 800 khz fra M68k Test af adressedekoder Det skal testes, om der kan laves et CS* til RAM, ROM, ACIA og Sonar. Beskrivelse af testopstilling Testopstilling for adressedekoder ses på gur Input til testopstillingen består af adresseben A 18, A 22 og A 23 og AS*, LDS* og UDS*. Disse input sættes høje eller lave, jævnfør tabel 3.2, og med oscilloskopet måles CS* på udgangene af kredsene D5, E5 og G4. 38

39 3.4. MODULTEST AF HARDWARE Figur 3.15: Test af adressedekoder Testresultat Testresultaterne er opstillet i tabel 3.5 og 3.6. Når der skal laves et CS* til hukommelseskredsløbet sker det ved hjælp af adressebenene, AS* og enten LDS* eller UDS*. A 18 A 22 A 23 AS* LDS* UDS* ROM_L* (OSC 1) ROM_U* (OSC 0) RAM_L* (OSC 3) RAM_U* (OSC 2) Tabel 3.5: Test af CS* til hukommelseskredsløbet 39

40 KAPITEL 3. DESIGN AF M2 For at gøre tabellen overskuelig er de kombinationer, hvor LDS*, UDS* eller AS* er høje, ikke medtaget i tabellen, idet disse kombinationer ikke giver noget CS*. Når der skal laves et CS* til de perifere enheder, sker det udelukkende ved hjælp af adresseben A 22 og A 23. A 22 A 23 CS* ACIA* (OSC 4) 1 1 SONAR* (OSC 5) Tabel 3.6: Test af CS* til perifere enheder Det kan konkluderes, at der bliver lavet et CS* til hukommelseskredsene og de perifere enheder i overensstemmelse med tabel 3.2. Det blev observeret, at hvis adressebenene blev ydende, gik ben 7 på K6 lav, og det kunne eventuelt give et CS* til sonaren. Hvis det viser sig at være et problem, kan det afhjælpes ved at sætte en pull-up modstand på ben 7 på K Test af interruptkontrolkredsløb En fuldstændig test af interruptkontrolkredsløbet kan ikke gennemføres uafhængigt af de resterende blokke. Den vil først blive gennemført, når hele systemet er kørende. Beskrivelse af testopstilling Testopstilling for interruptkontrolkredsløb ses på gur??. Interrupt vælges ved at sætte ben 1, 2, 3, 4 og 13 på J4. Det skal kontrolleres, at når der sættes et interrupt på J4, genereres der et IACK* på tilsvarende niveau som interruptnummeret. Med oscilloskopet måles, om der sættes et VPA*, ben 23 på M68k, og om der genereres et VMA*, ben 21 på M68k. Testresultat Test af adresse- og databus For at teste adresse- og databussen skal M68k tvinges til at køre en free-run test. Da der ikke er installeret hukommelseskredse endnu, skal M68k tvinges til at køre en gyldig 40

41 3.4. MODULTEST AF HARDWARE buscyklus. Dette gøres ved at forbinde DTACK*, ben 10, med AS*, ben 6. Dette medfører, at hver gang der startes en hukommelsestilgang ved at sætte AS*, vil DTACK* automatisk sat og dermed afslutte cyklussen. M68K skal endvidere altid se en gyldig op-kode på databussen. Dette kan gøres ved at forbinde databen D 00 D 15 til enten V CC eller stel gennem en modstand [1, side 883]. Beskrivelse af testopstilling Testopstilling for adresse- og databus ses på gur Figur 3.16: Test af adresse- og databus Free-run testen gennemføres ved at sætte strøm til kredsløbet, og med oscilloskopet måle på adresseben A 01 A 23. Der skal måles rkantsignaler på adressebenene, hvor frekvensen halveres ved hvert adresseben. 41

42 KAPITEL 3. DESIGN AF M2 Testresultat Free-run testen viser at adresse- og databus virker, og der er rkantsignaler på adressebenene, hvor frekvensen halveres ved hvert adresseben, se gur?? Test af BERR* generator Ved denne test skal det kontrolleres, at BERR* generatoren sætter et BERR*, når der er gået 16 E-clock perioder, hvis AS* forinden ikke er blevet negeret. Når AS* bliver negeret cleares tælleren, og der sættes ikke et BERR*. Det skal endvidere kontrolleres, at når der kommer et SYSTEM POR* ind på ben 9 på G1, sættes der ikke et BERR*. Beskrivelse af testopstilling Testopstilling for BERR* generatoren ses på gur Figur 3.17: Test af BERR* generator Der sættes først et højt, og derefter et lavt signal på ben 1 på G1 og der måles på ben 15 på G1 med oscilloskopet. Derefter sættes der et lavt signal på ben 9 på G1, og der måles på ben 15 med oscilloskopet. Testresultat Når der sættes et højt signal på ben 1, måles der et lavt signal i 15 perioder og et højt signal i 1 periode på ben 15. Dette svarer til, at AS* ikke bliver negeret, og der bliver 42

43 3.4. MODULTEST AF HARDWARE sat et BERR*. Når der sættes et lavt signal på ben 1, måles der et lavt signal på ben 15. Dette svarer til, at AS* bliver negeret, og der bliver ikke sat et BERR* DTACK* generatoren Denne test skal kontrollere, at der sættes et DTACK* på ben 10 på M68K, når der laves et CS* til enten RAM eller ROM. Det skal endvidere kontrolleres, at DTACK* først sættes efter minimum 159 ns for at sikre, at hukommelseskredsene har stabile data på bussen. Beskrivelse af testopstilling Testopstilling for DTACK* generatoren ses på gur Figur 3.18: Test af DTACK* generator Input til DTACK* generatoren er et CS* til enten RAM eller ROM, og dette vil simuleres ved at sætte enten ben 4 eller ben 5 på H3 lavt, og der måles på ben 11 på H2 med et oscilloskop. Derefter sættes både ben 4 og ben 5 høje, og der måles igen på ben 11 på H2 med et oscilloskop. Testresultat Når der sættes et lavt signal på enten ben 4 eller ben 5 på H3, tæller H2, og der sættes et DTACK* med en frekvens på 500 khz. Når der sættes et højt signal på ben 4 og ben 5 på H3, kommer der et højt signal på ben 11 på H2, og der sættes ikke et DTACK*. 43

44 KAPITEL 3. DESIGN AF M Test af NMI knap Denne test skal kontrollere, om der sættes et IRQ7*, når NMI knappen påvirkes. Beskrivelse af testopstilling Testopstilling for NMI knap ses på gur Figur 3.19: Test af NMI-knap Der måles med et oscilloskop på ben 6 på J3 og ben 6, 7 og 9 på J4. Testresultat Når knappen ikke påvirkes, er der et lavt signal på udgangen af J3, og det svarer til intet IRQ7*. Når knappen påvirkes, går signalet på udgangen af J3 højt, og dermed sættes der et IRQ7* på ben 4 på J4. Samtidig går alle udgange på J4 lave. 44

45 Kapitel 4 Design af M3 Som nævnt i kapitel 3 kræver TS2-monitoren, at der anvendes en M6850 ACIA til seriel kommunikation med en PC, og at den anvendte kommunikationsprotokol er RS232C. Ud over ACIA'en skal der anvendes en baud rate generator, der giver ACIA'en den hastighed, den skal kommunikere med, og en RS232 driver, der omformer de elektriske signaler fra TTL niveau til RS232 niveau. 4.1 Blokopdeling Et blokdiagram der viser opbygningen af M3 ses på gur 4.1. Figur 4.1: Blokdiagram over M ACIA Til beskrivelse af ACIA tages der udgangspunkt i gur 4.2, hvor benene i venstre side bruges til kommunikation med M68k, og benene i højre side bruges til kommunikation med PC'en. 45

46 KAPITEL 4. DESIGN AF M3 Figur 4.2: Diagram over ACIA'ens benforbindelser ACIA'en, MC6850, har 24 ben, hvoraf de 15 bruges til kommunikation med M68k, de 7 til kommunikation med PC'en og sidste to er V CC og stel. De vil i det følgende blive beskrevet. Benforbindelser til kommunikation med M68k D 0 D 7 : D 0 D 7 er ACIA'ens parallelle data ind- og udgange. Da ACIA'en skal tilgås på ulige adresser, skal ACIA'ens 8 databen forbindes til D 0 D 7 på databussen. CS0 - CS2: For at enable ACIA, skal CS0 og CS1 være høje og CS2* være lav. Det gøres ved at forbinde CS0 og CS1 til V CC og forbinde CS2* til CS_ACIA*. RS: Register Select bruges til at vælge mellem sender-/modtagerregister eller kontrol- /statusregister. RS forbindes til A 01 på M68k, hvilket betyder, at sender-/modtagerregister kommer til at ligge på adresse 0h og kontrol-/statusregister på adresse 0h R/W*: Read/Write* vælger om der skal læses eller skrives i et register. Kontrol-/senderregisteret er write-only og modtager-/statusregisteret er read-only. R/W* forbindes til R/W* på 46

47 4.1. BLOKOPDELING M68k. Udvælgelse af registre ses i tabel 4.1 RS R/W* Register 0 1 Kontrolregister (CR) 0 0 Statusregister (SR) 1 1 Senderregister (TDR) 1 0 Modtagerregister (RDR) Tabel 4.1: Register valg i ACIA'en E: Enable bruges ved synkron dataoverførsel mellem M68k og ACIA. Enable forbindes til M68k's E-ben, der er en neddeling af CLK på M68k. Frekvensen er på 800 khz. Benforbindelser til kommunikation med PC TxD og RxD: Send Data og Modtag Data er henholdsvis ACIA'ens serielle ud- og indgang. DCD*: Data Carrier Detect indgangen bruges kun, hvis ACIA'en skal kobles til et modem, og da det ikke er tilfældet sættes den til stel for at være konstant aktiv. RTS*: Request-to-send indikerer at ACIA er klar til at sende data. Dette kontrolsignal er ikke nødvendigt i en minimal konguration. CTS*: Clear-to-send indikerer at modtageren er klar til at modtage data fra ACIA'en. Dette kontrolsignal er ikke nødvendigt i en minimal konguration. TxCLK og RxCLK: Transmitter CLK og modtager CLK forbindes begge til baudrategeneratoren, se afsnit 4.1.2, for at time afsendelse og modtagelse af signalet Baudrate generator Dataoverførslen mellem ACIA og PC kan ske med en hastighed op til Baud. I dette projekt er der behov for at kunne sende 2 pakker af 10 bit 40 gange i sekundet = 800 Baud. TS2MON kører som standard med 9600 Baud, derfor vælges denne hastighed. ACIA'en neddeler som standard den frekvens, den får fra baudrategeneratoren med 16. Den frekvens, der skal sendes ind i ACIA'en, skal der derfor være: = 153, 6 khz. Der er to krystaller til rådighed til dette formål, et med en frekvens på 1, 8432 MHz og et med en frekvens på 2, 4576 MHz. Det første krystal kræver en neddeling på 12 og det andet kræver en neddeling på 16. Da en neddeling på 16 kan realiseres med en binær 47